第17章 混合信号与隔离技术

把模拟前端、数字处理、接口电路和电源管理放在同一颗硅片上，这件事在过去二十年里改变了芯片设计的整个面貌。索尼的IMX系列CMOS图像传感器就是一个典型：像素阵列、列并行ADC、数字逻辑、锁相环和串行接口挤在一起，模拟像素输出只有毫伏级，旁边的数字时钟却在几百兆赫兹的频率上翻转。数字电路开关时在电源网络上拉出的电流尖峰，会通过共享的衬底和电源分配网络摸进模拟电路，轻则抬高噪声底，重则让ADC输出码出现周期性跳变。我在实验室里见过不止一颗芯片因为隔离没做好而废掉，所以这一章想把干扰的耦合路径、隔离手段和系统级的接地与电源设计方法讲透。

17.1 混合信号设计挑战

17.1.1 数字噪声从哪里来

数字电路翻转时要从电源吸取瞬态电流。一个CMOS反相器从低到高翻转的瞬间，PMOS管导通，输出节点通过PMOS对负载电容充电，充电电流直接从VDD流入地；从高到低翻转时，NMOS管导通，负载电容上的电荷通过NMOS泄放到地。这个充放电过程在电源网络上产生一个宽度几十皮秒到几纳秒的电流脉冲，幅度取决于同时翻转的门数、负载电容和电源网络阻抗。

算一笔具体的账。一个100MHz、同时翻转500个门的数字模块，每个门平均负载电容10fF，电源电压1.8V，每次翻转的电荷量是

如果翻转发生在1ns内，平均电流9mA。这个电流流过电源网络的寄生电感\(L_{pkg}\)（引线键合封装约2–5nH，倒装芯片约0.5–1nH），产生的电压尖峰为

取\(L_{pkg} = 3\text{ nH}\)，\(di/dt = 9\text{ mA}/1\text{ ns} = 9\times10^6\text{ A/s}\)，\(\Delta V = 27\text{ mV}\)。12位ADC满量程1.8V时1LSB对应0.44mV，27mV的噪声尖峰比它高两个数量级。如果翻转沿更陡，\(di/dt\)更大，噪声还会成比例往上走。

数字噪声进入模拟电路有三条路径。

电源网络耦合。数字和模拟模块共享电源引脚时，数字电流脉冲在走线的寄生电阻和电感上产生压降，直接叠加在模拟电路电源端。运放对电源变化并非完全免疫——低频时PSRR通常有60–80dB，但高频段会明显恶化。100mV的数字噪声在10MHz处经过60dB PSRR衰减后还剩100μV，对高精度电路来说不能忽视。

衬底耦合。这是混合信号芯片里最麻烦的一条路。数字电路翻转时，源漏结电容向衬底注入或抽取电荷，在衬底中产生电位扰动。重掺杂衬底电阻率低（0.01–0.02 Ω·cm），噪声能传很远；外延工艺的轻掺杂层电阻率高一些（1–10 Ω·cm），能在一定程度上限制横向传播，但外延层只有几微米厚，底下那层重掺杂衬底照样是噪声的公共地板。实测数据表明，数字模块开关时在100μm外的模拟晶体管衬底端能测到5–20mV的噪声电压，这个量级足以干扰高精度比较器的判断。

辐射耦合。数字信号线走长了，上面的高频电流会产生电磁辐射，耦合到附近的模拟信号线。版图层面看就是相邻走线之间的互容和互感。一条数字线在1ns内翻转3.3V，与它平行、距离2μm、耦合长度100μm的模拟线上，通过互容（约0.5fF）注入的电荷是\(Q = C \times \Delta V = 0.5\text{ fF} \times 3.3\text{ V} = 1.65\text{ fC}\)。模拟节点阻抗10kΩ、带宽100MHz时，产生的电压扰动约1.65mV。

17.1.2 噪声预算怎么分

设计混合信号系统，要把系统级的信噪比指标拆到各个模块头上。以一个14位、100MSPS的流水线ADC为例，信噪比要求74dB（满量程正弦输入），等效输入噪声功率是满量程的\(10^{-74/20} \approx 2\times10^{-4}\)倍。这笔预算要在模拟输入级、参考电压、时钟电路和数字耦合噪声之间分配。常见的分法是：模拟电路自身噪声占50%，参考电压噪声占20%，时钟抖动占15%，数字耦合噪声占15%。数字耦合噪声超出预算，ADC的有效位数就往下掉。

数字耦合噪声对ADC的影响可以用一个简单实验看出来。让数字模块跑在固定频率，用频谱仪看ADC输出频谱，在数字时钟频率及其谐波处会出现杂散分量。这些杂散不是信号本身的谐波，而是数字噪声调制到ADC采样过程的产物。杂散幅度超过一定阈值，SFDR指标就保不住了。

图1：混频电路

图2：混频电路分析结果

17.2 隔离与屏蔽技术

17.2.1 保护环

保护环是版图层面最常用的隔离手段。它是一圈包围敏感模拟电路或噪声源的掺杂区，通常用重掺杂的P+（对NMOS和P型衬底）或N+（对PMOS和N阱）做成，接到固定电位上。作用是在衬底里建立一个低阻抗的电位参考点，把衬底噪声电流引到地，不让它流进敏感电路。

隔离效果取决于保护环的宽度、与保护对象的距离和连接方式。一个典型的P+保护环，宽3–5μm，包围模拟电路，接模拟地。数字噪声电流在衬底里传播时碰到保护环的低阻抗路径，大部分被分流到地，只有少量从环底下绕进保护区域。实测数据表明，单圈保护环能提供10–20dB的衬底噪声抑制，双圈保护环（内圈接模拟地，外圈接数字地）能再加6–10dB。

保护环设计有几个要点。必须与衬底形成良好的欧姆接触，接触孔要密集排列，接触电阻越小分流效果越好。保护环不能断开，任何缺口都是噪声泄漏的通道。电位必须干净——如果接到有噪声的地上，保护环自己就成了噪声源。

17.2.2 深N阱隔离

深N阱（Deep N-Well，DNW）工艺在普通N阱下面加一层注入较深的N型掺杂区，形成对P型衬底的盆状结构。放在盆里的P型区域能做到与外部P型衬底电学隔离：深N阱和侧壁N阱把内部的P型区与外部衬底隔开，中间只隔反向偏置的PN结。

隔离原理靠的是反向偏置PN结的耗尽区。内部P型区通过独立的P+接触连到单独电位（通常也是模拟地），深N阱连到最高电位（VDD或专门NWELL电位）。内部P型区到深N阱的结、深N阱到外部衬底的结，两个反向偏置PN结串在一起。反向偏置PN结电容很小（典型值0.1–0.3fF/μm²），高频噪声通过结电容耦合的幅度被大幅衰减。

深N阱对衬底噪声的抑制能力在20–40dB之间，具体数值取决于深度、掺杂浓度和偏置条件。阱越深、掺杂浓度越高，结电容越小，隔离越好。但深N阱注入增加工艺步骤和成本，占用面积也大——侧壁需要额外空间，内部器件与阱边缘之间还要留出防止穿通的间距。

深N阱适合对噪声敏感、面积不太大的模拟模块，比如锁相环的压控振荡器、比较器、参考电压源。大面积的模拟阵列（如图像传感器的像素阵列）用深N阱成本太高，通常改用保护环加电源隔离的组合方案。

17.2.3 其他屏蔽手段

衬底层面的隔离之外，还有几种常用的屏蔽方法。

金属屏蔽层。在敏感模拟电路上方覆盖一层接地的金属层，阻挡来自上方的电磁辐射耦合。这层金属通常用最顶层厚金属（顶层铝或铜），离衬底远，对下方电路的寄生电容影响小。屏蔽效果取决于完整性和接地质量——屏蔽层上有开槽或接地阻抗过高，效果都会打折扣。

沟槽隔离。SOI（绝缘体上硅）工艺中，器件完全被埋氧层和浅槽隔离（STI）包围，衬底噪声只能通过埋氧层下方的硅衬底传播，而埋氧层是绝缘体，噪声传播路径被彻底切断。SOI的衬底隔离效果比体硅好40dB以上，这是它在射频和混合信号领域受欢迎的原因。但SOI成本高，散热不如体硅，限制了在功率电路中的应用。

电感隔离。高频信号可以在版图上用屏蔽电感或差分电感结构减少磁耦合。屏蔽电感在线圈下方放接地的金属栅格，阻断衬底中的涡流路径；差分电感利用两个线圈的磁场相互抵消来减少对外辐射。

表17-1汇总了各种隔离技术的性能特点。

17.2.4 一个12位SAR ADC的隔离方案

以实际的12位SAR ADC为例。核心比较器对噪声最敏感，设计时用深N阱隔离，把比较器的输入对管和锁存器放在独立的深N阱里。比较器的数字输出缓冲器放在隔离区外，靠近数字接口。模拟输入驱动电路和参考电压缓冲器分别用双圈保护环包围。时钟接收器单独放在一个保护环内——时钟信号是数字信号，上升沿的噪声耦合到模拟电路会直接影响采样时刻的精度。

版图布局上，数字模块集中在芯片一侧，模拟模块在另一侧，中间用一条宽的P+保护环带隔开。电源和地线从不同引脚接入，避免数字电流流过模拟电源网络。

17.3 接地与电源设计

17.3.1 单点接地还是多点接地

接地策略取决于信号频率和系统规模。低频电路（<1MHz）用单点接地：所有电路的接地端汇集到同一个物理点，通常是电源返回端或系统参考地。单点接地的优点是没有地环路，不同电路之间不会通过地线形成电流回路。

高频时单点接地的缺点就暴露了。地线有寄生电感，一根长10mm、宽2μm的铝走线，电感约6nH。100MHz下这个电感的阻抗是\(2\pi \times 100\text{ MHz} \times 6\text{ nH} \approx 3.8\ \Omega\)。多个电路共享这段地线时，一个电路的地电流会在另一个电路的接地端产生压降。多点接地（每个电路直接连到最近的接地平面）缩短地线长度、减小寄生电感，但可能形成地环路。

混合信号系统常用混合接地：模拟地和数字地分开走线，芯片内部不连接，在PCB层面通过一个低阻抗点（磁珠或0欧电阻）连起来。这样既避免数字电流在模拟地线上流动，又为所有电路提供统一的参考电位。

17.3.2 电源去耦

电源去耦的目标是为每个模块提供低阻抗的电源路径，把高频电流限制在局部。去耦电容要覆盖目标频段：大容值（100nF–10μF）管低频，小容值（100pF–1nF）管高频。实际电容有等效串联电感（ESL）和等效串联电阻（ESR），在自谐振频率以上表现为感性，失去去耦作用。一个0402封装的100nF陶瓷电容，ESL约0.5nH，自谐振频率

超过这个频率，需要并联更小的电容（如100pF，自谐振频率约700MHz）来维持低阻抗。

芯片内部的去耦同样重要。数字模块电源引脚旁边放MOS电容（栅氧化层电容，单位面积电容5–10fF/μm²），在芯片内部提供数百皮法的去耦电容，直接吸收数字开关电流的高频分量，减少其流向外部电源网络的路径。

去耦效果用目标阻抗评估：

\(V_{ripple}\)是允许的电源纹波，\(I_{transient}\)是瞬态电流。一个数字模块瞬态电流100mA，允许纹波10mV，目标阻抗就是0.1Ω。去耦网络在所有工作频率下的阻抗都要低于这个值。

17.3.3 电源域划分

混合信号芯片通常划分多个电源域：模拟电源域（AVDD/AVSS）、数字电源域（DVDD/DVSS）、输入输出电源域（IOVDD/IOVSS），有时还有独立的参考电压域。各电源域在芯片内部不直接连接，通过不同引脚引出到PCB上。

划分原则是：噪声特性相近的模块共享一个电源域，差异大的分开。模拟前端和参考电压电路共享模拟电源域，因为它们对噪声要求一致；数字逻辑和数字接口共享数字电源域；锁相环如果对电源噪声特别敏感，单独设一个电源域。

电源域之间的隔离不只体现在电源网络上，还体现在信号路径上。跨越电源域的信号需要经过电平转换电路。电平转换器要处理好两个电源域之间的地电位差——如果两个地之间存在较大的直流电位差或高频噪声，电平转换器的输出会引入噪声。

17.3.4 PSRR与片内LDO

模拟电路对电源噪声的敏感程度用电源抑制比（PSRR）衡量。运放的PSRR定义为电源电压变化引起的等效输入失调电压变化之比：

高精度运放低频时PSRR能到100dB以上，但随频率升高以每十倍频程20dB的速率下降——高频时环路增益降低，对电源噪声的抑制能力减弱。

对电源噪声要求极高的电路（如高精度ADC的参考电压缓冲器），可以在片内加一个低压差线性稳压器（LDO）进一步净化电源。LDO的PSRR低频时60–80dB，配合外部RC滤波，能为敏感电路提供干净的电源。但LDO有压差要求（通常200–500mV），功耗较大，不适合大电流的数字电路。

17.3.5 一个混合信号SoC的电源与接地方案

以一个包含12位SAR ADC、DSP核、I²C接口和片上LDO的SoC为例。电源规划如下：

• 芯片外部提供3.3V模拟电源（AVDD）和3.3V数字电源（DVDD），分别从不同引脚接入。
• 片上LDO从AVDD产生2.5V干净电源，仅供ADC模拟电路使用。
• DSP核用DVDD供电，内部高频去耦电容（约500pF）分布在核的电源网络上。
• ADC参考电压从AVDD经过片内RC滤波器（电阻100Ω，电容100pF）后接入参考电压缓冲器。

接地规划：模拟地（AVSS）和数字地（DVSS）在芯片内部完全分开，各自有独立引脚。PCB上，AVSS和DVSS在电源入口处通过一个0欧电阻连接，形成单点接地。ADC的数字输出信号在芯片内部经过电平转换后，以数字地DVSS为参考输出。

这个方案实测结果：DSP核满负荷运行时ADC的ENOB为11.6位，比DSP核关闭时的11.8位只降了0.2位，数字噪声隔离措施是有效的。去掉深N阱隔离和电源域划分，同样条件下ENOB会掉到10.5位以下。

17.4 隔离技术的系统级考量

隔离技术的选择不能孤立地看单项指标，要结合系统架构、工艺条件和成本约束。一个常见的误区是认为隔离措施越多越好——过度隔离增加版图面积、寄生电容和设计复杂度，有时反而引入新问题。

深N阱提供了良好的衬底隔离，但深N阱与内部P型区之间存在结电容，高频信号会通过这个电容耦合到衬底。如果深N阱里处理的是高频模拟信号（如射频前端），结电容的耦合路径可能比直接衬底耦合更严重。这种情况下，保护环加低阻抗衬底接触可能是更好的选择。

隔离方案的效果最终要靠硅片验证。建议版图设计完成后，用衬底噪声仿真工具（Cadence的Substrate Noise Analysis或Synopsys的SeismIC）做后仿真验证。这类工具提取版图中的衬底网络模型，结合数字模块的开关活动信息，计算模拟电路衬底端的噪声波形。仿真结果与实测数据对比，可以校准模型精度。

一个实用的验证方法是设计测试芯片，包含不同隔离方案的测试结构：裸的模拟电路（无任何隔离）、带保护环的、带深N阱的、带双圈保护环加深N阱的。芯片上同时集成一个数字噪声发生器（一组可编程控制翻转频率和数量的反相器链），通过测量模拟电路输出端的噪声幅度来量化各种隔离方案的效果。我参与的一个项目就用这种方法积累了不同工艺节点下的隔离数据，后来选方案时直接查表，省了不少流片迭代的时间。

图3：子电路设计

17.5 本章小结

混合信号设计要解决数字电路和模拟电路之间的冲突。数字噪声通过电源网络、衬底和电磁辐射三条路径侵入模拟电路，影响从轻微的噪声底抬升到严重的杂散和失真。隔离技术的选择要基于噪声频率、幅度和敏感电路的容忍度来权衡：保护环适合通用隔离，深N阱适合中等隔离需求，SOI工艺隔离最强但成本最高。接地与电源设计遵循分开走、单点连的原则，配合多级去耦电容和电源域划分，把数字噪声限制在局部区域。隔离方案的效果需要通过后仿真和硅片测试验证，测试结构的设计应该从一开始就纳入芯片规划。