第8章运算放大器设计

第8章运算放大器设计

运算放大器是模拟集成电路中最基础的构建模块。传感器接口、电源管理、音频处理、通信系统，几乎每一颗模拟芯片内部都有运放。上一章讨论的反馈理论，最终都要落到一个具体的运放实现上。本章按设计流程展开：先明确性能指标，再选择电路结构，然后逐步完成晶体管尺寸设计，最后通过仿真验证各项指标。

8.1.1 运放性能指标体系

设计运放之前，必须先弄清楚目标应用需要什么。不同应用对运放的要求差异极大：心电信号采集用的运放，噪声和失调是首要关注点；高速流水线ADC用的运放，建立时间和带宽决定成败；电池供电设备里的运放，功耗则是硬约束。

8.1.2 核心直流指标

直流指标决定运放处理缓慢信号时的精度。开环增益 \(A_{v0}\) 是最基本的参数。在反馈系统中，闭环增益的精度直接取决于环路增益 \(A_{v0}\beta\) 的大小。以12位精度的ADC驱动电路为例，若要求闭环增益误差小于0.1%，环路增益至少需要60dB。考虑到工艺角变化和温度漂移，设计时通常要留出20dB以上的裕量，这意味着运放的开环增益需要做到80dB以上。

输入失调电压 \(V_{os}\) 是另一个关键直流参数。CMOS工艺中，失调主要来源于输入对管的阈值电压失配。根据Pelgrom模型：

\[ \sigma(V_{os}) = \frac{A_{VT}}{\sqrt{W \cdot L}} \]

其中 \(A_{VT}\) 是工艺相关的失配系数，典型值在 \(1 \sim 10 \text{ mV} \cdot \mu\text{m}\) 范围。一个 \(W/L = 10\mu\text{m}/0.5\mu\text{m}\) 的输入对管，在 \(A_{VT} = 5 \text{ mV}\cdot\mu\text{m}\) 的工艺下，失调标准差约为 \(5/\sqrt{5} \approx 2.2\text{ mV}\)。对高精度应用来说，这个数值远远不够，需要采用斩波稳定或自动调零技术。

8.1.3 交流小信号指标

单位增益带宽（Unity-Gain Bandwidth, UGBW）决定运放能够处理的最快信号频率。在单极点近似下，运放的-3dB带宽 \(f_{-3dB}\) 与单位增益带宽 \(f_u\) 的关系为：

\[ f_{-3dB} = \frac{f_u}{A_{v0}} \]

例如，一个 \(A_{v0} = 80\text{ dB}\)（即10000倍）、\(f_u = 100\text{ MHz}\) 的运放，其开环-3dB带宽仅为 \(10\text{ kHz}\)。接入反馈后，负反馈将带宽拓展至约100kHz。

相位裕度（Phase Margin, PM）是稳定性判据的核心。\(45^\circ\) 相位裕度对应约 \(1.4\) 的频域峰值，时域阶跃响应约有 \(23\%\) 的过冲；\(60^\circ\) 相位裕度时过冲降至 \(8.6\%\)；\(90^\circ\) 时无过冲。根据Razavi《Design of Analog CMOS Integrated Circuits》，通常要求 \(PM \geq 60^\circ\)，以保证各种工艺角和温度条件下系统仍然稳定。

8.1.4 大信号指标

压摆率（Slew Rate, SR）描述运放输出跟踪大信号变化的能力。对于两级运放，压摆率通常受限于补偿电容 \(C_c\) 上的充电电流：

\[ SR = \frac{I_{tail}}{C_c} \]

其中 \(I_{tail}\) 是输入差分对的尾电流。一个 \(I_{tail} = 100\mu\text{A}\)、\(C_c = 1\text{ pF}\) 的运放，压摆率约为 \(100\text{ V}/\mu\text{s}\)。对于需要处理 \(1\text{ V}\) 阶跃、建立时间 \(< 100\text{ ns}\) 的应用，这个压摆率已经足够。

建立时间（Settling Time）是ADC驱动等应用中最重要的指标之一。它包含两部分：压摆阶段和线性建立阶段。压摆阶段的时间由 \(SR\) 决定，线性阶段则由带宽和相位裕度共同决定。12位精度的建立要求误差小于 \(0.024\%\)，这需要约 \(8.4\) 个时间常数 \(\tau = 1/(2\pi f_u)\)。

8.1.5 噪声与失真指标

输入参考噪声电压谱密度 \(S_{vn}(f)\) 决定运放能处理的最小信号。CMOS运放的噪声主要来自输入对管和负载管的闪烁噪声与热噪声。低频段闪烁噪声占主导：

\[ S_{vn,1/f}(f) = \frac{K_f}{W L C_{ox} f} \]

其中 \(K_f\) 是工艺相关的闪烁噪声系数。增大输入管面积可以降低闪烁噪声，但会增大输入电容。

总谐波失真（THD）衡量运放处理大信号时的线性度。闭环应用中，THD主要由环路增益决定：环路增益越高，反馈对非线性的抑制越强。一个开环增益80dB的运放接成10倍放大，环路增益为60dB，THD理论上可以降低到开环的千分之一。

图1：运算放大器

8.1.6 运放拓扑结构选择

运放的结构选择是设计流程中最关键的决策。不同拓扑在增益、带宽、噪声、功耗、摆幅等方面各有取舍，设计者需要根据目标指标选择最合适的结构作为起点。

8.1.7 单级运放：简单但受限

最简单的运放是单级共源放大器，由一个差分输入对和有源负载构成。这类结构的增益受限于单级增益上限：

\[ A_{v0} = g_{m1} \cdot (r_{o1} \parallel r_{o3}) \]

在0.18μm工艺中，\(g_m r_o\) 乘积典型值为 \(20 \sim 40\)，因此单级增益通常在 \(30 \sim 40\text{ dB}\) 之间。这个数值对许多应用不够。但单级结构有一个不可替代的优势：它只有一个主极点，天然稳定，不需要频率补偿。

折叠共源共栅（Folded-Cascode）运放是单级结构中的高性能选择。它通过共源共栅输出级将增益提升到 \(60 \sim 70\text{ dB}\)，同时保持单级结构的稳定性优势。输出摆幅受限于共源共栅管的过驱动电压叠加：

\[ V_{out,swing} = V_{DD} - 4V_{ov} \]

在 \(V_{DD} = 1.8\text{ V}\)、\(V_{ov} = 150\text{ mV}\) 的条件下，输出摆幅约为 \(1.2\text{ V}\)。对现代低电压工艺来说，这个摆幅可能不够。

8.1.8 两级运放：性能与复杂度的平衡

两级运放是教科书中最经典的结构，也是工业界使用最广泛的拓扑之一。第一级提供高增益，第二级提供大摆幅输出。两级总增益为：

\[ A_{v0} = g_{m1}(r_{o1} \parallel r_{o3}) \cdot g_{m6}(r_{o6} \parallel r_{o7}) \]

两级增益可以轻松做到 \(80 \sim 100\text{ dB}\)。代价是需要频率补偿——米勒补偿电容 \(C_c\) 跨接在第二级输入输出之间，产生极点分裂效应。

图2：两级运放电路

米勒补偿的基本原理是利用米勒效应将第一级输出极点推向低频，同时将输出极点推向高频。补偿后，主极点位于：

\[ p_1 \approx \frac{1}{g_{m6} r_{o1} r_{o6} C_c} \]

第二极点位于：

\[ p_2 \approx \frac{g_{m6}}{C_L} \]

为了获得 \(60^\circ\) 相位裕度，需要满足：

\[ \frac{g_{m6}}{C_L} \geq 2.2 \cdot \frac{g_{m1}}{C_c} \]

这就是经典的零点-极点关系约束。设计者通过调整 \(g_{m6}\) 和 \(C_c\) 的比例来满足稳定性要求。

两级运放还有一个需要处理的额外问题：右半平面零点。米勒补偿电容 \(C_c\) 与第二级跨导 \(g_{m6}\) 形成一条前馈通路，产生一个右半平面零点：

\[ z_1 = \frac{g_{m6}}{C_c} \]

这个零点会降低相位裕度。消除方法是在 \(C_c\) 通路中串联一个调零电阻 \(R_z\)，将零点移到左半平面或推到高频：

\[ z_1 = \frac{1}{C_c(1/g_{m6} - R_z)} \]

当 \(R_z = 1/g_{m6}\) 时，零点被推到无穷远；当 \(R_z > 1/g_{m6}\) 时，零点移到左半平面，还可以用来抵消第二极点。

8.1.9 其他常用结构

对于需要轨到轨输出摆幅的应用，可以用共漏极（源跟随器）作为输出级。这类结构输出摆幅接近电源轨，但增益接近1，需要前面的增益级提供足够的电压增益。

对于低功耗应用，电流复用（Current-Reuse）结构值得考虑。通过让同一股电流同时驱动N管和P管输入对，可以在相同功耗下获得两倍的跨导。这类结构在生物电信号检测等超低功耗场景中很常见。

8.1.10 两级运放设计实例

现在通过一个完整的实例来展示运放设计流程。目标工艺：0.18μm CMOS，电源电压 \(V_{DD} = 1.8\text{ V}\)。设计指标如下：

指标	目标值
开环增益 \(A_{v0}\)	\(\geq 80\text{ dB}\)
单位增益带宽 \(f_u\)	\(\geq 50\text{ MHz}\)
相位裕度 \(PM\)	\(\geq 60^\circ\)
压摆率 \(SR\)	\(\geq 50\text{ V}/\mu\text{s}\)
输出摆幅	\(\geq 1.2\text{ V}_{pp}\)
负载电容 \(C_L\)	\(2\text{ pF}\)
功耗	\(\leq 1\text{ mW}\)

图3：两级差分输入单端输出运算放大器结构框图

8.1.11 功耗预算与电流分配

总功耗预算 \(1\text{ mW}\) 在 \(1.8\text{ V}\) 电源下对应总电流 \(I_{total} \approx 550\mu\text{A}\)。第一级尾电流 \(I_{tail}\) 与第二级偏置电流 \(I_{out}\) 的分配需要权衡。压摆率要求 \(SR = I_{out}/C_c \geq 50\text{ V}/\mu\text{s}\)，若取 \(C_c = 1.5\text{ pF}\)，则 \(I_{out} \geq 75\mu\text{A}\)。考虑裕量，取 \(I_{out} = 100\mu\text{A}\)。

第一级尾电流 \(I_{tail}\) 决定输入跨导 \(g_{m1}\)，进而影响单位增益带宽：

\[ f_u = \frac{g_{m1}}{2\pi C_c} \]

要获得 \(50\text{ MHz}\) 带宽，\(g_{m1} = 2\pi \times 50\text{ MHz} \times 1.5\text{ pF} \approx 471\mu\text{S}\)。在饱和区，\(g_m = \sqrt{2\mu_n C_{ox}(W/L)I_D}\)，对于 \(I_{tail} = 100\mu\text{A}\)（每边 \(50\mu\text{A}\)），需要：

\[ \frac{W}{L} = \frac{g_{m1}^2}{2\mu_n C_{ox} I_D} = \frac{(471\mu\text{S})^2}{2 \times 400\mu\text{A/V}^2 \times 50\mu\text{A}} \approx 5.5 \]

取 \(W/L = 6\)，输入对管尺寸为 \(W/L = 6\mu\text{m}/1\mu\text{m}\)。

8.1.12 晶体管尺寸设计

确定电流分配后，需要逐一设计每个晶体管的尺寸。设计顺序遵循从输入到输出的信号路径。

输入对管 M1/M2：已经确定 \(W/L = 6\)。为了降低失调和闪烁噪声，取 \(L = 1\mu\text{m}\)（最小沟道长度的2倍），\(W = 6\mu\text{m}\)。过驱动电压：

\[ V_{ov1} = \sqrt{\frac{2I_D}{\mu_n C_{ox}(W/L)}} = \sqrt{\frac{2 \times 50\mu\text{A}}{400\mu\text{A/V}^2 \times 6}} \approx 204\text{ mV} \]

电流镜负载 M3/M4：作为输入对管的负载，M3/M4的尺寸影响第一级增益。第一级增益为 \(A_{v1} = g_{m1}(r_{o1} \parallel r_{o3})\)。为了获得足够的增益，需要 \(r_o\) 尽可能大。取 \(L = 0.5\mu\text{m}\)，则 \(r_o \approx V_A/I_D\)。在0.18μm工艺中，\(V_A \approx 20\text{ V}/\mu\text{m} \times L\)，所以 \(r_o \approx 20 \times 0.5 / 50\mu\text{A} = 200\text{ k}\Omega\)。第一级增益：

\[ A_{v1} = 471\mu\text{S} \times (200\text{ k}\Omega \parallel 200\text{ k}\Omega) \approx 47 \]

这只有约33dB，不够。需要增加沟道长度来提高输出阻抗。取 \(L = 1\mu\text{m}\)，则 \(r_o = 400\text{ k}\Omega\)，\(A_{v1} \approx 94\)（约39dB）。第二级需要提供剩余的41dB以上。

第二级 M6/M7：第二级提供从 \(V_{out}\) 到地的增益。\(g_{m6}\) 由单位增益带宽和相位裕度共同决定。根据稳定性条件：

\[ \frac{g_{m6}}{C_L} \geq 2.2 \times \frac{g_{m1}}{C_c} \]

代入 \(g_{m1} = 471\mu\text{S}\)，\(C_c = 1.5\text{ pF}\)，\(C_L = 2\text{ pF}\)：

\[ g_{m6} \geq 2.2 \times 471\mu\text{S} \times \frac{2\text{ pF}}{1.5\text{ pF}} \approx 1.38\text{ mS} \]

取 \(g_{m6} = 1.5\text{ mS}\)，\(I_{out} = 100\mu\text{A}\)，则：

\[ \frac{W}{L} = \frac{g_{m6}^2}{2\mu_n C_{ox} I_{out}} = \frac{(1.5\text{ mS})^2}{2 \times 400\mu\text{A/V}^2 \times 100\mu\text{A}} \approx 28 \]

取 \(W/L = 30\)，\(L = 0.5\mu\text{m}\)，\(W = 15\mu\text{m}\)。

调零电阻 \(R_z\)：为了消除右半平面零点，\(R_z = 1/g_{m6} \approx 667\Omega\)。在CMOS工艺中，可以用工作在深三极管区的MOS管实现。

图4：计算运放各晶体管参数

8.1.13 偏置电路设计

偏置电路为各级提供稳定的直流工作点。最简单的做法是用一个电流镜将外部参考电流 \(I_{ref}\) 复制到各级。设计中需要确保：

输入对管工作在饱和区：\(V_{DS1} \geq V_{ov1}\)
电流镜负载的 \(V_{DS3} = V_{GS3}\) 足够大
第二级输出管不进入线性区

在 \(V_{DD} = 1.8\text{ V}\) 下，输入共模电压范围（ICMR）计算如下。上限受限于 M3/M4 的 \(V_{GS}\) 加上 M1/M2 的 \(V_{ov}\)：

\[ V_{ICMR,max} = V_{DD} - |V_{GS3}| + V_{ov1} = 1.8 - 0.7 + 0.2 = 1.3\text{ V} \]

下限受限于尾电流源的 \(V_{ov}\)：

\[ V_{ICMR,min} = V_{ov5} + V_{ov1} = 0.2 + 0.2 = 0.4\text{ V} \]

输入共模范围约为 \(0.4 \sim 1.3\text{ V}\)，对许多应用已经够用。如果需要更宽的输入范围，需要考虑轨到轨输入结构。

图5：在设计中需要将静态电流分配到运放的各个支路中，使得运放工作在合适的直流点上，以满足设计要求。

8.1.14 频率补偿设计

频率补偿是运放设计中最需要工程判断的部分。补偿的目标是在所有负载条件和工艺角下保证足够的相位裕度。

8.1.15 极点分布分析

两级运放未补偿时有三个主要极点：第一级输出极点、第二级输出极点和输出节点极点。其中第一级输出极点因高输出阻抗而位于较低频率，是主极点的候选。米勒补偿通过跨接电容 \(C_c\) 将第一级输出极点推向更低频率，同时将输出极点推向更高频率。

补偿后的极点位置：

\[ p_1 \approx -\frac{1}{g_{m6} r_{o1} r_{o6} C_c} \]

\[ p_2 \approx -\frac{g_{m6}}{C_L} \]

单位增益带宽近似为：

\[ f_u \approx \frac{g_{m1}}{2\pi C_c} \]

注意 \(f_u\) 与第一级输出阻抗无关，这保证了带宽的稳定性。只要 \(g_{m1}\) 和 \(C_c\) 确定，带宽就基本确定了。

8.1.16 相位裕度优化

相位裕度由第二极点 \(p_2\) 与单位增益频率 \(f_u\) 的比值决定：

\[ PM = 180^\circ - \arctan\left(\frac{f_u}{|p_2|}\right) - \arctan\left(\frac{f_u}{|p_1|}\right) \]

当 \(f_u \ll |p_1|\) 时，第三项接近 \(90^\circ\)。要获得 \(60^\circ\) 相位裕度，需要：

\[ \arctan\left(\frac{f_u}{|p_2|}\right) \approx 30^\circ \]

即 \(|p_2| \approx 1.73 f_u\)。代入 \(p_2 = g_{m6}/C_L\) 和 \(f_u = g_{m1}/(2\pi C_c)\)：

\[ \frac{g_{m6}}{C_L} \geq 1.73 \times \frac{g_{m1}}{2\pi C_c} \]

这就是前面用到的稳定性条件的来源。实际设计中，考虑到工艺角变化（\(g_m\) 可能变化 \(\pm 30\%\)），通常取更大的比值，比如 \(2.2\) 倍。

8.1.17 零点消除

米勒补偿引入的右半平面零点 \(z = g_{m6}/C_c\) 位于约 \(1.5\text{ mS} / 1.5\text{ pF} \approx 1\text{ GHz}\)，远高于 \(f_u\)，理论上影响不大。但在某些工艺角下，\(g_{m6}\) 可能增大而 \(C_c\) 不变，零点频率降低到接近 \(f_u\)，此时就需要调零电阻。

调零电阻 \(R_z\) 的选择需要权衡：\(R_z\) 太小，零点仍在右半平面；\(R_z\) 太大，零点移到左半平面但可能引入额外极点。最优值是 \(R_z \approx 1.2/g_{m6}\)，此时零点位于左半平面约 \(5f_u\) 处，对相位裕度的改善约 \(10^\circ\)。

8.1.18 负载电容的影响

运放的实际负载电容 \(C_L\) 可能与应用有关。设计时必须考虑 \(C_L\) 的变化范围。\(C_L\) 增大时，第二极点 \(p_2 = g_{m6}/C_L\) 向低频移动，相位裕度下降。如果 \(C_L\) 可能增大到 \(10\text{ pF}\)，则需要重新设计 \(g_{m6}\) 或采用更复杂的补偿结构。

一种解决方案是采用共源共栅米勒补偿（Cascode Miller Compensation），它消除了前馈通路，不再有右半平面零点问题。另一种方案是使用嵌套米勒补偿（Nested Miller Compensation），适用于三级运放。

8.1.19 仿真验证与优化

设计完成后，需要通过仿真验证各项指标。仿真可以发现设计中的问题，也是进一步优化设计的手段。

8.1.20 开环AC仿真

开环AC仿真的难点在于直流工作点的建立。运放开环增益很高，输入端的微小失调就会使输出饱和。常用的方法是在反馈环路中插入一个巨大的电感（如 \(1\text{ TH}\)）和电容（如 \(1\text{ GF}\)），构成一个直流闭合、交流断开的测试环路。

图6：运放交流小信号测试电路

仿真结果应该给出增益曲线和相位曲线。从增益曲线读取低频增益 \(A_{v0}\) 和单位增益带宽 \(f_u\)；从相位曲线读取单位增益频率处的相位裕度。如果相位裕度不足，需要调整 \(g_{m6}/g_{m1}\) 的比例或 \(C_c\) 的值。

8.1.21 瞬态仿真

瞬态仿真验证压摆率和建立时间。给运放接成单位增益缓冲器，输入一个大幅阶跃信号（如 \(0.5\text{ V}\)），观察输出波形。从波形中可以读取：

压摆率：输出变化最陡段的斜率
建立时间：输出进入误差带（如 \(\pm 0.1\%\)）所需的时间
过冲量：输出超过最终值的百分比

如果压摆率不足，需要增大第二级电流或减小 \(C_c\)。但增大 \(C_c\) 会降低带宽，需要权衡。

8.1.22 工艺角与温度扫描

深亚微米工艺下，工艺角变化对运放性能的影响很大。典型仿真需要覆盖以下组合：

工艺角：TT、FF、SS、FS、SF
温度：\(-40^\circ\text{C}\)、\(27^\circ\text{C}\)、\(125^\circ\text{C}\)
电源电压：\(1.62\text{ V}\)、\(1.8\text{ V}\)、\(1.98\text{ V}\)（\(\pm 10\%\)）

在FF角、低温、高电源电压的组合下，\(g_m\) 最大，带宽最高但相位裕度可能下降；在SS角、高温、低电源电压的组合下，\(g_m\) 最小，增益可能不足。设计者必须在所有组合下验证指标。

8.1.23 蒙特卡罗分析

工艺角仿真覆盖的是全局工艺变化，蒙特卡罗分析则进一步覆盖器件间的局部失配。对于失调电压、共模抑制比等指标，蒙特卡罗分析是必要的验证手段。

蒙特卡罗分析通常运行 \(100 \sim 1000\) 次仿真，统计输出指标的分布。从分布中可以读取均值、标准差和良率。如果失调电压的标准差超出指标，需要增大输入对管的面积。

8.1.24 运放设计中的高级话题

8.1.25 低电压设计挑战

随着工艺节点推进，电源电压持续降低。在 \(V_{DD} = 0.9\text{ V}\) 的28nm工艺中，传统两级运放的叠层结构面临严峻挑战。输入对管的 \(V_{GS}\) 加上负载管的 \(V_{GS}\) 可能超过电源电压，导致输入共模范围几乎为零。

应对策略包括：

使用无尾电流源的互补输入对，允许输入共模电压接近电源轨
采用反相器型运放，将PMOS和NMOS都作为输入管
使用体驱动（Body-Driven）技术，利用体效应替代栅驱动

体驱动运放的跨导 \(g_{mb}\) 约为栅驱动跨导 \(g_m\) 的 \(1/4 \sim 1/3\)，增益和带宽都会下降，但输入共模范围可以覆盖整个电源轨。在超低电压应用中，这是一个可行的折中。

8.1.26 噪声优化设计

运放的输入参考噪声由第一级决定。对于两级运放：

\[ \overline{v_{n,in}^2} = \overline{v_{n1}^2} + \overline{v_{n3}^2} \left(\frac{g_{m3}}{g_{m1}}\right)^2 \]

要降低输入噪声，需要增大 \(g_{m1}\) 或减小 \(g_{m3}/g_{m1}\) 的比值。具体措施：

增大输入对管的 \(W/L\)，提高 \(g_{m1}\)
减小负载管的 \(W/L\)，降低 \(g_{m3}\)
增大输入对管的面积，降低闪烁噪声

但这些措施都有代价：增大输入管面积会增加输入电容，降低带宽；减小负载管 \(g_m\) 会降低第一级增益。设计者需要在噪声和带宽之间做权衡。

对于低噪声应用，输入对管通常采用PMOS，因为PMOS的闪烁噪声比NMOS低一个数量级。代价是PMOS的 \(g_m\) 较低，需要更大的面积来补偿。

8.1.27 斩波稳定与自动调零

当失调和低频噪声成为瓶颈时，可以采用动态失调消除技术。斩波稳定（Chopper Stabilization）通过调制-解调将低频噪声和失调移到高频，在基带留下干净的信号。

斩波运放的等效输入失调可以降低到 \(1 \sim 10\mu\text{V}\) 量级，比普通运放改善三个数量级。代价是增加了开关和时钟电路，以及斩波频率处的残余纹波。

自动调零（Auto-Zero）技术在采样阶段将失调存储在电容上，在放大阶段用存储的失调抵消实际失调。与斩波不同，自动调零会产生折叠噪声（Aliasing），但不会产生纹波。

8.1.28 全差分运放

全差分运放输出正负两个信号，具有更好的共模抑制和更大的输出摆幅。在高速ADC中，全差分结构是标准选择。

全差分运放需要额外的共模反馈（CMFB）电路来稳定输出共模电平。CMFB的设计是全差分运放中最具挑战性的部分。常用的CMFB结构有：

电阻分压检测型：简单但会降低输出阻抗
开关电容型：不降低输出阻抗，但需要时钟
差分对检测型：适用于连续时间应用

CMFB环路的带宽必须足够高，否则共模不稳定会影响差模性能。通常要求CMFB的带宽大于差模带宽的一半。

8.1.29 设计流程总结

运放设计是一个迭代过程，而非一次性完成。一个典型的设计流程如下：

flowchart TD
    A[明确设计指标] --> B[选择拓扑结构]
    B --> C[功耗预算与电流分配]
    C --> D[晶体管尺寸设计]
    D --> E[频率补偿设计]
    E --> F[仿真验证]
    F --> G{指标满足?}
    G -->|否| H[分析瓶颈]
    H --> C
    G -->|是| I[工艺角/温度扫描]
    I --> J{全角满足?}
    J -->|否| H
    J -->|是| K[版图设计]
    K --> L[后仿真验证]
    L --> M{后仿满足?}
    M -->|否| H
    M -->|是| N[设计完成]

仿真验证的结果只是设计的第一步。真正的考验在硅片回来之后——测试结果与仿真结果之间总有差距。版图寄生、工艺偏差、封装应力都会影响实际性能。模拟设计需要大量迭代和验证，因此常被称为“手工工坊”。

图7：反相放大器电路

8.1.30 设计实例：从指标到流片

为了让读者更直观地理解整个设计流程，这里用一个完整的案例来串联本章内容。假设需要设计一个用于12位SAR ADC片内缓冲的运放，指标如下：

指标	目标值
电源电压	1.8V
开环增益	≥ 90dB
单位增益带宽	≥ 100MHz
相位裕度	≥ 65°
压摆率	≥ 100V/μs
建立时间（12位）	≤ 50ns
功耗	≤ 2mW
负载电容	5pF
输入参考噪声（1kHz-10MHz）	≤ 50μVrms

8.1.31 结构选择

90dB增益需要两级结构。100MHz带宽在0.18μm工艺下可以实现，但需要仔细设计。功耗预算2mW对应总电流约1.1mA。

压摆率要求 \(SR = I_{out}/C_c \geq 100\text{ V}/\mu\text{s}\)，若 \(C_c = 2\text{ pF}\)，则 \(I_{out} \geq 200\mu\text{A}\)。取 \(I_{out} = 250\mu\text{A}\)，第一级尾电流 \(I_{tail} = 200\mu\text{A}\)（每边 \(100\mu\text{A}\)）。

8.1.32 关键参数计算

输入跨导：

\[ g_{m1} = 2\pi f_u C_c = 2\pi \times 100\text{ MHz} \times 2\text{ pF} \approx 1.26\text{ mS} \]

输入对管尺寸：

\[ \frac{W}{L} = \frac{g_{m1}^2}{2\mu_n C_{ox} I_D} = \frac{(1.26\text{ mS})^2}{2 \times 400\mu\text{A/V}^2 \times 100\mu\text{A}} \approx 20 \]

取 \(W/L = 20\)，\(L = 0.5\mu\text{m}\)，\(W = 10\mu\text{m}\)。

第二级跨导（稳定性条件，取系数2.5）：

\[ g_{m6} \geq 2.5 \times \frac{g_{m1} C_L}{C_c} = 2.5 \times \frac{1.26\text{ mS} \times 5\text{ pF}}{2\text{ pF}} = 7.9\text{ mS} \]

这个值偏大，需要 \(I_{out} = 400\mu\text{A}\) 才能实现。这会超出功耗预算。重新审视设计：是否可以减小 \(C_c\)？如果 \(C_c = 1.5\text{ pF}\)，则：

\[ g_{m6} \geq 2.5 \times \frac{1.26\text{ mS} \times 5\text{ pF}}{1.5\text{ pF}} = 10.5\text{ mS} \]

反而更大。问题在于 \(C_L\) 与 \(C_c\) 的比值。增大 \(C_c\) 可以降低 \(g_{m6}\) 的要求，但 \(C_c\) 增大会降低带宽。这是一个典型的权衡。

另一种思路：采用共源共栅米勒补偿，消除右半平面零点后，稳定性条件可以放宽到：

\[ \frac{g_{m6}}{C_L} \geq 1.5 \times \frac{g_{m1}}{C_c} \]

这可以将 \(g_{m6}\) 的要求降低约40%。或者考虑使用三级结构，但复杂度会显著增加。

8.1.33 噪声验证

输入参考噪声的预算为 \(50\mu\text{V}_{rms}\)。在0.18μm工艺中，输入对管的热噪声：

\[ \overline{v_{n,th}^2} = \frac{8kT}{3g_{m1}} \times BW \]

代入 \(g_{m1} = 1.26\text{ mS}\)，\(BW = 10\text{ MHz}\)：

\[ \overline{v_{n,th}^2} = \frac{8 \times 1.38 \times 10^{-23} \times 300}{3 \times 1.26 \times 10^{-3}} \times 10^7 \approx 8.8 \times 10^{-11}\text{ V}^2 \]

\[ v_{n,th} \approx 9.4\mu\text{V}_{rms} \]

闪烁噪声取决于输入管面积。\(W \times L = 10 \times 0.5 = 5\mu\text{m}^2\)，在0.18μm工艺中，NMOS的闪烁噪声系数 \(K_f \approx 10^{-25}\text{ V}^2\text{F}\)，1kHz处的噪声密度：

\[ S_{vn,1/f}(1\text{ kHz}) = \frac{K_f}{W L C_{ox}} = \frac{10^{-25}}{5 \times 10^{-12} \times 8.6 \times 10^{-3}} \approx 2.3 \times 10^{-12}\text{ V}^2/\text{Hz} \]

从1kHz积分到10MHz：

\[ v_{n,1/f}^2 \approx S_{vn,1/f}(1\text{ kHz}) \times \ln\left(\frac{10^7}{10^3}\right) \times 10^3 \approx 2.3 \times 10^{-12} \times 9.2 \times 10^3 \approx 2.1 \times 10^{-8}\text{ V}^2 \]

\[ v_{n,1/f} \approx 145\mu\text{V}_{rms} \]

这个值远超预算。需要增大输入管面积来降低闪烁噪声。将 \(W/L\) 从20增大到100（\(W = 50\mu\text{m}\)，\(L = 0.5\mu\text{m}\)），闪烁噪声降低5倍，约为 \(29\mu\text{V}_{rms}\)。总噪声：

\[ v_{n,total} = \sqrt{9.4^2 + 29^2} \approx 30.5\mu\text{V}_{rms} \]

满足 \(50\mu\text{V}_{rms}\) 的预算。但输入电容也会增大到约 \(C_{gs} \approx 0.5\text{ pF}\)，对前级驱动电路提出了更高要求。

这个例子说明，运放设计中的每个指标都不是孤立的。噪声优化可能牺牲带宽或增加功耗，设计者需要在多个维度之间反复权衡。

8.1.34 本章小结

运算放大器设计是模拟集成电路的核心技能。本章从性能指标出发，系统介绍了运放设计的完整流程：

指标定义：明确增益、带宽、相位裕度、压摆率、噪声等关键参数
结构选择：根据指标选择合适的拓扑，两级运放是性能和复杂度的良好平衡
晶体管尺寸设计：从功耗预算出发，逐步确定各级的电流和器件尺寸
频率补偿：通过米勒补偿实现极点分裂，确保全条件下稳定
仿真验证：AC、瞬态、工艺角、蒙特卡罗等多维度验证
高级优化：低电压、低噪声、斩波稳定等专门技术

运放设计没有标准答案。每个设计决策都是在多个约束之间的权衡，设计者需要理解权衡的本质，而非死记电路结构。下一章讨论带隙基准电路。