第18章 高速电路与信号完整性

18.1.1 高速电路基础

18.1.2 高速信号的定义

在模拟集成电路设计中，“高速”是一个相对概念。信号的上升时间 \(t_r\) 比信号周期更能决定电路是否属于高速范畴。工程上有一条经验判据：当互连线的物理长度 \(l\) 大于信号上升沿在介质中传播距离的 \(1/6\) 时，该互连线必须按传输线处理。用公式表达为

其中 \(v\) 为信号在介质中的传播速度。对于FR-4基板上的微带线，介电常数 \(\varepsilon_r \approx 4.2\)，信号传播速度约为 \(6 \times 10^8\) m/s（光速的一半左右）。若数字信号的上升时间为1ns，则临界长度约为10cm。PCB上超过这个尺寸的走线，就必须考虑传输线效应。

另一种判据来自信号波长。当传输路径长度大于信号波长的1%时，路径上各点的电位不再相等，此时应将该路径视为传输线。以2.4GHz射频信号为例，自由空间波长约为125mm，在PCB介质中波长缩短至约60mm，1%波长对应0.6mm。这意味着在射频频段，几乎任何跨芯片的互连都要按传输线设计。

18.1.3 传输线理论

传输线由两条具有一定长度的导体构成回路。PCB上的信号路径可以分为两类：普通布线认为在任何时刻、线上任意点的电势都相等；传输线则要考虑信号传播的有限速度，沿线的每一点在不同时刻具有不同的电势。

用分布参数模型描述传输线，单位长度的串联电阻 \(R\)、串联电感 \(L\)、并联电导 \(G\) 和并联电容 \(C\) 共同决定了线的特性。当信号频率足够高时，\(R\) 和 \(G\) 的损耗作用相对减弱，传输线的特征阻抗近似为

这个公式在无损传输线中精确成立。对于PCB上的典型微带线，\(Z_0\) 由线宽、介质厚度和介电常数决定。线径越窄、电源/地平面越远、隔离层介电常数越低，特征阻抗就越大。50Ω是射频和高速数字系统中最常见的标准阻抗值，此外75Ω用于视频传输，100Ω差分阻抗用于LVDS接口。

图1：PCB传输线的阻抗

信号在传输线上的传播延时与介质的介电常数直接相关：

其中 \(c\) 为真空光速。FR-4基板的传播延时约为6.5ns/m，而陶瓷基板（\(\varepsilon_r \approx 10\)）的传播延时约为10.5ns/m。表18-1列出了常用材料的介电常数与传播延时。

表18-1 常用介质材料的传播延时

片上互连的情况与此类似。现代CMOS工艺中，金属互连层之间的介质为SiO₂基低介电常数材料，信号在顶层厚金属线上的传播速度约为光速的40%。当芯片尺寸达到毫米量级、信号上升沿进入亚纳秒范围时，片上传输线效应同样不可忽略。

18.1.4 信号完整性问题

18.1.5 反射

传输线阻抗不匹配时，一部分信号能量被反射回源端。反射系数定义为反射电压与入射电压之比：

其中 \(Z_L\) 为负载阻抗，\(Z_0\) 为传输线特征阻抗。当 \(Z_L = Z_0\) 时 \(\Gamma = 0\)，无反射；当 \(Z_L = \infty\)（开路）时 \(\Gamma = 1\)，信号全反射；当 \(Z_L = 0\)（短路）时 \(\Gamma = -1\)，反射信号反相。

考虑一个典型场景：驱动器输出阻抗为25Ω，通过50Ω传输线驱动1MΩ的接收端。信号到达接收端时，反射系数为

几乎全部能量被反射回源端。反射信号回到驱动器时，遇到25Ω输出阻抗与50Ω传输线的失配点，反射系数为

信号再次被反射回负载端，携带的能量为初始值的 \(-1/3\)。这个过程反复进行，每次反射幅度按比例衰减，最终在示波器上表现为台阶状的振铃波形。这就是传输线阻抗不匹配引发的振荡现象。

反射造成的具体问题包括：

• 过冲与下冲：反射信号叠加在原始信号上，使电压超过或低于逻辑电平门限，可能导致接收端误触发。
• 振铃：多次反射形成衰减振荡，延长信号达到稳定所需的时间。
• 台阶失真：在上升沿或下降沿出现非单调的台阶，对边沿敏感的时钟电路尤其危险。

解决反射问题的标准方法是阻抗匹配。在源端串联一个与驱动器输出阻抗之和等于 \(Z_0\) 的电阻，或在终端并联一个等于 \(Z_0\) 的电阻到地，都可以消除反射。源端串联匹配的优点是功耗低，适合点对点互连；终端并联匹配吸收能量更彻底，但会引入额外的直流功耗。

18.1.6 串扰

串扰是相邻信号线之间通过电磁耦合产生的干扰。一条线上的信号跳变会在邻近线上感应出噪声，其机理分为容性耦合和感性耦合两部分。

容性耦合由互连线之间的寄生电容 \(C_m\) 引起。攻击线（aggressor）上的电压变化 \(\Delta V\) 通过 \(C_m\) 在受害线（victim）上注入电流：

感性耦合由互连线之间的互感 \(L_m\) 引起。攻击线上的电流变化在受害线上感应出电压：

串扰的大小与以下因素相关：线间距越近耦合越强，信号上升沿越陡耦合越强，平行走线越长耦合越强，参考平面越近耦合越弱。在典型的0.5μm CMOS工艺中，同层金属线间距等于线宽时，近端串扰系数约为5%～10%；间距增大到线宽的3倍时，串扰系数降至1%以下。

串扰的时域表现分为近端串扰和远端串扰。近端串扰从攻击线信号跳变开始持续整个传输延时，幅度与耦合电容和互感有关；远端串扰在信号到达远端时出现一个窄脉冲，幅度与耦合长度成正比。对于微带线结构，远端串扰通常为负极性；对于带状线结构，远端串扰近似为零，因为容性耦合和感性耦合的贡献相互抵消。

减小串扰的措施包括：增大线间距（工程上常用3W规则，即间距不小于线宽的3倍）；在敏感信号之间插入地线隔离；减小平行走线长度；将信号线靠近参考平面以增强耦合、减小杂散场。

18.1.7 时序问题

高速信号的时序裕量由多个因素共同决定。一个完整的时钟周期 \(T_{clk}\) 内，信号必须完成从发送端到接收端的传播，并在接收端建立稳定的电平。时序预算可以表示为

其中 \(t_{co}\) 为时钟到输出延时，\(t_{flight}\) 为信号在互连线上的飞行时间，\(t_{su}\) 为接收端的建立时间，\(t_{skew}\) 为时钟偏斜，\(t_{jitter}\) 为时钟抖动。

传输线效应通过两种方式影响时序。第一，反射引起的振铃延长了信号稳定所需的时间，等效于增加了 \(t_{su}\) 的裕量需求。第二，传播延时与介质介电常数直接相关，如果PCB不同区域的介质厚度或材料不一致，会导致同一时钟域内不同路径的延时差异增大。

片上时序问题更为复杂。现代高性能芯片的全局互连延时已经超过门延时，成为限制工作频率的主要因素。以28nm工艺为例，1mm长的顶层金属互连线的RC延时约为100ps，而一个最小尺寸反相器的延时仅为10ps左右。这意味着信号跨芯片传输所需的时间比经过一个逻辑门的时间长一个数量级。

18.1.8 电磁辐射

高速信号在传输线上传播时，回路中的时变电流会产生电磁辐射。辐射强度与信号频率的平方、回路面积和电流幅度成正比。对于数字系统，辐射频谱覆盖基频及其高次谐波，能量集中在信号上升沿对应的频率范围内。

电磁辐射同时影响信号质量和电磁兼容性。从信号质量角度看，辐射意味着能量从传输线泄漏到空间中，造成信号衰减和相邻电路的干扰。从电磁兼容角度看，辐射强度超过法规限值（如FCC Class B在3m距离处30MHz～1GHz频段的准峰值限值为46dBμV/m）会导致产品无法通过认证。

抑制辐射的主要手段包括：减小信号回路面积（使回流路径紧贴信号线下方）；在信号线两侧布置地线；使用差分信号传输抵消共模辐射；在电源入口处加滤波网络。

18.1.9 仿真与设计优化

18.1.10 高速PCB设计流程

传统PCB设计经过原理图设计、布局、布线、优化四个步骤，缺乏高速分析和仿真指导，信号质量无法在设计阶段得到保证，大部分问题要等制板测试后才能发现。这种“自下而上”的流程在高速电路中效率很低，迭代成本高。

Intel在《高速数字设计》中提出了“自上而下”的设计方法。该流程在布局布线之前先进行信号完整性预分析，确定关键信号的拓扑结构、阻抗目标和端接策略；布线过程中进行约束驱动的布线，确保实际走线满足预分析设定的电气规则；布线完成后进行后仿真验证，检查串扰、时序和电磁辐射是否达标。整个流程建立在实时仿真的基础上，目标是“设计即正确”。

flowchart TD
    A[系统规格定义] --> B[信号完整性预分析]
    B --> C[确定阻抗/端接/拓扑策略]
    C --> D[原理图设计]
    D --> E[约束驱动布局]
    E --> F[约束驱动布线]
    F --> G[后仿真验证]
    G --> H{满足约束?}
    H -- 否 --> E
    H -- 是 --> I[制板与测试]

18.1.11 传输线仿真工具

传输线效应的仿真工具有多个层次。电路级仿真器（如SPICE、HSPICE）使用集总参数模型或分布参数模型描述互连线，可以精确计算反射、串扰和时序。电磁场仿真器（如HFSS、SIwave）基于麦克斯韦方程组求解，可以提取任意结构的S参数和场分布，精度最高但计算量也最大。

图2：HFSS设计流程

选择仿真工具时要在精度和速度之间权衡。对于PCB级的信号完整性分析，使用基于2D场求解器的传输线模型提取工具（如Polar SI9000）配合电路仿真器，已经可以满足大多数工程需求。对于过孔、连接器等三维结构，需要3D全波电磁场仿真。对于芯片级的互连分析，则使用寄生参数提取工具（如Calibre xRC、StarRC）从版图提取RLC网络，再进行电路仿真。

仿真模型的精度直接影响结果的可靠性。IBIS（I/O Buffer Information Specification）模型是数字I/O缓冲器的行为级模型，用电压-电流曲线和电压-时间曲线描述缓冲器的电气特性，不包含晶体管级电路细节，仿真速度快且不涉及知识产权问题。SPICE模型精度最高，但需要完整的工艺参数和晶体管模型，通常由芯片供应商在NDA协议下提供。

18.1.12 阻抗匹配设计实例

以射频功率放大器的阻抗匹配为例。在2.4GHz频段，功率放大器的最优负载阻抗通过负载牵引（Load-Pull）仿真确定。使用谐波平衡仿真，在Smith圆图上扫描负载阻抗，绘制等功率轮廓线，找到输出功率最大的阻抗点。

在Cadence ADE环境中，设置谐波平衡仿真参数：基频2.4GHz，谐波次数3，扫描负载反射系数相位从0°到359°、步进3°，幅度从0.6到0.95、步进0.05。仿真结果以功率等值线形式显示在Smith圆图上，圆圈环绕的中心即为最佳功率匹配点 \(Z_{opt}\)。若归一化坐标显示为 \(0.11 + 0.03j\)，乘以端口特征阻抗50Ω，得到实际最优负载阻抗为 \(5.5 + 1.5j\Omega\)。

输入匹配则采用共轭匹配。通过S参数仿真得到输入阻抗 \(Z_{in}\)，在Smith圆图上进行共轭匹配，使源阻抗与输入阻抗共轭相等，实现最大功率传输。对于典型的共源放大器，输入阻抗通常呈现容性，需要用串联电感或并联电感进行补偿。

匹配网络的具体实现可以是L型、π型或T型结构。L型网络由两个电抗元件组成，结构最简单但Q值固定；π型和T型网络各含三个元件，可以独立控制Q值和带宽。在2.4GHz频段，集总电感电容元件的寄生参数不可忽略，匹配网络的设计需要通过电磁仿真验证。

18.1.13 串扰仿真与优化

串扰仿真通常在布线完成后进行。提取互连线的耦合电容和互感矩阵，建立多导体传输线模型，在受害线的近端和远端分别观察串扰波形。

以一个具体的PCB设计为例：两条平行微带线，线宽0.2mm，线间距0.2mm，介质厚度0.3mm，FR-4基板，平行长度50mm。攻击线驱动3.3V、上升时间1ns的方波信号，受害线两端接50Ω匹配电阻。仿真结果显示，近端串扰峰值约为0.25V，远端串扰峰值约为-0.15V。对于3.3V的CMOS逻辑，噪声容限约为0.4V，这个串扰水平已经接近危险边缘。

将线间距增大到0.6mm（3W规则），串扰峰值降至0.08V以下，满足噪声容限要求。如果布线空间受限无法增大间距，可以插入地线隔离，或者在受害线上加施密特触发器提高噪声容限。

18.1.14 仿真精度与速度的权衡

高速仿真面临精度与速度的矛盾。全波电磁场仿真精度最高，但一个中等复杂度的PCB模型需要数小时甚至数天的求解时间。电路级仿真速度快，但模型的准确性依赖于寄生参数提取的完整程度。

图3：描述语言的精度与仿真速度

工程实践中通常采用分层仿真策略。在方案阶段，用简单的集总参数模型估算关键信号的延时和串扰量级，确定拓扑结构和端接策略。在布线完成后，用场求解器提取精确的寄生参数，进行详细的时序和波形仿真。在制板前，对关键网络进行全波仿真验证，特别是过孔、连接器等不连续结构。

仿真结果的验证离不开实测。建议读者在完成仿真设计后，制作测试板进行TDR（时域反射计）测量，验证实际阻抗与设计目标的一致性。TDR常用于定位阻抗不连续点。

18.1.15 本章小结

高速电路设计的核心是认识并控制传输线效应。判断一条走线是否属于传输线，依据是信号上升时间与走线长度的关系，而非单纯的时钟频率。传输线的特征阻抗由几何尺寸和介质材料决定，阻抗不匹配导致反射，反射造成过冲、振铃和时序裕量下降。串扰来自相邻走线之间的容性和感性耦合，通过增大间距和插入地线可以抑制。电磁辐射同时影响信号质量和电磁兼容性，需要从回路面积和差分设计入手控制。

仿真在高速电路设计中承担验证和优化的双重角色。自上而下的设计流程把信号完整性分析前置到布局布线之前，用约束驱动布线保证设计结果符合预分析设定的规则。仿真工具的选择要在精度和速度之间权衡，电路级仿真配合场求解器提取寄生参数是工程上最常用的组合。无论仿真工具多么完善，最终的验证仍然需要实测数据支撑，TDR测量和示波器波形分析是验证信号质量的常用方法。