第19章设计案例研究

设计方法只有在具体项目中才能检验其有效性。前几章分别讨论了放大器、反馈、基准源、开关电容电路和高速电路的基本原理，本章通过三个完整案例，把从规格定义到仿真验证的各个环节串联起来。三个案例分别对应低噪声运放、高速比较器和电源管理芯片，覆盖了模拟集成电路设计中最常见的三类性能诉求：噪声、速度和效率。

19.1 案例一：低噪声运算放大器

19.1.1 规格定义

设计目标是一个用于传感器信号调理的前置放大器。传感器输出幅度为 \(1\,\text{mV}\) 至 \(10\,\text{mV}\)，带宽要求 \(10\,\text{Hz}\) 至 \(100\,\text{kHz}\)，系统噪声预算要求输入等效噪声电压低于 \(5\,\text{nV}/\sqrt{\text{Hz}}\)（在 \(10\,\text{kHz}\) 处测量）。电源电压为 \(3.3\,\text{V}\)，静态功耗不超过 \(2\,\text{mW}\)。负载为后级 ADC 的采样电容，容值 \(5\,\text{pF}\)，因此运放需要足够的驱动能力，单位增益带宽不低于 \(10\,\text{MHz}\)。

这些指标之间存在相互制约。输入等效噪声与静态电流直接相关——增大输入管跨导可以降低噪声，但代价是功耗上升。\(5\,\text{nV}/\sqrt{\text{Hz}}\) 的噪声指标在 \(3.3\,\text{V}\) 电源和 \(2\,\text{mW}\) 功耗约束下，要求设计者仔细选择输入管类型和工作点。

19.1.2 噪声源分析与器件选择

MOS 晶体管的输入等效噪声电压由两部分组成：热噪声和 \(1/f\) 噪声。热噪声功率谱密度为

\[ \overline{v_{n,th}^2} = \frac{4kT\gamma}{g_m} \]

其中 \(\gamma\) 在长沟道器件中约为 \(2/3\)，在短沟道器件中可达到 \(2\) 以上。\(1/f\) 噪声的功率谱密度为

\[ \overline{v_{n,1/f}^2} = \frac{K_f}{W L C_{ox} f} \]

\(K_f\) 是工艺相关的噪声系数。在 \(0.18\,\mu\text{m}\) CMOS 工艺中，PMOS 的 \(K_f\) 约为 NMOS 的十分之一，因此低噪声运放的输入级几乎总是选择 PMOS 差分对。

工艺选择上，\(0.18\,\mu\text{m}\) CMOS 工艺在该应用场景下是合理的选择。更先进的工艺节点（如 \(65\,\text{nm}\)）虽然能提供更高的 \(f_T\)，但 \(1/f\) 噪声和失配特性并不占优，而且电源电压更低，信号摆幅受限。\(0.18\,\mu\text{m}\) 工艺的 \(V_{th}\) 约为 \(0.5\,\text{V}\)，允许在 \(3.3\,\text{V}\) 电源下获得足够的过驱动电压裕量。

输入管尺寸的确定需要权衡。增大 \(W\) 和 \(L\) 可以降低 \(1/f\) 噪声，但增大栅极面积会增加输入电容。对于 \(100\,\text{kHz}\) 带宽的应用，输入电容在 \(1\,\text{pF}\) 以内是可以接受的。取 \(W/L = 2000\,\mu\text{m}/1\,\mu\text{m}\) 的 PMOS 输入管，在 \(I_D = 100\,\mu\text{A}\) 时，\(g_m \approx 1.4\,\text{mS}\)，热噪声约为 \(2.4\,\text{nV}/\sqrt{\text{Hz}}\)。\(1/f\) 噪声在 \(10\,\text{kHz}\) 处约为 \(3\,\text{nV}/\sqrt{\text{Hz}}\)，两者平方和开根号得到约 \(3.8\,\text{nV}/\sqrt{\text{Hz}}\)，满足指标。

19.1.3 电路拓扑与偏置设计

运放采用两级结构：第一级为 PMOS 差分对加有源负载，提供高增益和低噪声；第二级为共源级，提供输出摆幅和驱动能力。米勒补偿电容 \(C_c\) 接在第一级输出和第二级输出之间，实现极点分裂。

第一级增益为

\[ A_{v1} = g_{m1}(r_{o2} \parallel r_{o4}) \]

其中 \(r_{o2}\) 和 \(r_{o4}\) 分别是输入管和负载管的输出电阻。在 \(0.18\,\mu\text{m}\) 工艺中，\(r_o \approx 50\,\text{k}\Omega\) 量级，第一级增益约为 \(40\,\text{dB}\)。第二级增益约为 \(30\,\text{dB}\)，总直流增益约 \(70\,\text{dB}\)，满足 \(10\,\text{MHz}\) 单位增益带宽下 \(0.1\%\) 建立精度的要求。

偏置电路采用自偏置电流镜结构。基准电流由外部电阻设定，内部通过 cascode 电流镜复制。偏置电流的温度稳定性依赖外部电阻的温度系数，设计中选用 \(100\,\text{ppm}/^\circ\text{C}\) 的金属膜电阻，在 \(-40^\circ\text{C}\) 至 \(125^\circ\text{C}\) 范围内引入的偏置电流变化约为 \(\pm 3\%\)。

19.1.4 噪声优化技术

输入管的 \(g_m\) 决定了热噪声水平，但增大 \(g_m\) 意味着更大的电流或更大的 \(W/L\)。在功耗约束下，电流不能无限增加。一种常用的优化方法是把输入管偏置在弱反型区边缘，此时 \(g_m/I_D\) 达到最大值。对于 PMOS 管，弱反型区的 \(g_m/I_D\) 约为 \(20\,\text{V}^{-1}\)，而强反型区只有 \(5\,\text{V}^{-1}\) 左右。在 \(100\,\mu\text{A}\) 电流下，弱反型偏置可获得约 \(2\,\text{mS}\) 的 \(g_m\)，比强反型区高约 \(40\%\)。

\(1/f\) 噪声的优化手段是增大栅极面积，但这与输入电容的要求矛盾。Chopper 稳定技术可以显著抑制 \(1/f\) 噪声——把信号调制到高频，避开 \(1/f\) 噪声集中的低频段，再解调回基带。代价是增加了开关噪声和功耗。本案例中 \(10\,\text{kHz}\) 处的 \(1/f\) 噪声已经满足指标，不采用 chopper 方案。

19.1.5 仿真验证

设计完成后需要验证直流工作点、开环增益与相位裕度、输入等效噪声、共模抑制比和电源抑制比、瞬态建立特性。

开环仿真中，用大电感和大电容构成反馈通路，在低频处断开环路。仿真显示直流增益 \(72\,\text{dB}\)，单位增益带宽 \(12\,\text{MHz}\)，相位裕度 \(65^\circ\)。相位裕度略高于 \(60^\circ\) 是为了保证在工艺角变化和温度范围内不出现振荡风险。

噪声仿真使用 SPICE 的 .noise 分析，扫描频率从 \(1\,\text{Hz}\) 到 \(10\,\text{MHz}\)。在 \(10\,\text{kHz}\) 处，输入等效噪声为 \(4.2\,\text{nV}/\sqrt{\text{Hz}}\)，比理论估算略高，原因是负载管的噪声贡献不可忽略。负载管的 \(g_m\) 与输入管相当，其噪声以共模方式呈现，但在失配存在时部分转化为差模噪声。

图1：CMOS模拟集成电路设计流程

瞬态仿真中，输入 \(10\,\text{mV}\) 阶跃信号，测量输出建立到 \(0.1\%\) 精度的时间。仿真显示建立时间约 \(0.8\,\mu\text{s}\)，主要受限于单位增益带宽和相位裕度的组合。若需要更快的建立速度，可以增大补偿电容的充电电流，但会牺牲带宽。

19.2 案例二：高速比较器

19.2.1 规格定义

设计一个用于流水线 ADC 子级的比较器。ADC 采样率为 \(100\,\text{MSPS}\)，分辨率为 \(12\) 位，每级 \(2.5\) 位。比较器的判决时间（从时钟沿到输出有效）要求小于 \(3\,\text{ns}\)，输入失调电压小于 \(5\,\text{mV}\)，输入共模范围 \(0.8\,\text{V}\) 至 \(1.6\,\text{V}\)，电源电压 \(1.8\,\text{V}\)，功耗预算 \(1\,\text{mW}\) 以下。

比较器在流水线 ADC 中的角色是快速判断输入信号与参考电平的关系，其精度要求由子级分辨率决定，速度要求由采样率决定。\(100\,\text{MSPS}\) 的采样率对应 \(10\,\text{ns}\) 的时钟周期，比较器需要在半个周期内完成判决，留给比较器的时间约为 \(3\,\text{ns}\) 至 \(4\,\text{ns}\)。

19.2.2 拓扑选择：前置放大器加锁存器

高速比较器最常用的拓扑是前置放大器级联锁存器。前置放大器放大输入差模信号，减小锁存器的失调贡献；锁存器利用正反馈实现快速再生。

前置放大器的增益选择需要权衡。增益越高，锁存器输入端的信号越大，失调越小，但前置放大器的带宽随之下降。本设计中前置放大器增益取 \(8\)（约 \(18\,\text{dB}\)），带宽要求大于 \(1\,\text{GHz}\)。在 \(0.18\,\mu\text{m}\) 工艺中，单级共源放大器在 \(1\,\text{mA}\) 偏置电流下可以达到这个带宽。

锁存器采用交叉耦合反相器结构。再生时间常数为

\[ \tau_{reg} = \frac{C_L}{g_{m,eff}} \]

其中 \(g_{m,eff}\) 是交叉耦合对的有效跨导。\(C_L\) 为锁存器输出节点总电容，包含反相器栅电容和后续逻辑的输入电容。在 \(0.18\,\mu\text{m}\) 工艺中，输出节点电容约 \(20\,\text{fF}\)，交叉耦合对 \(g_m\) 为 \(2\,\text{mS}\) 时，\(\tau_{reg} \approx 10\,\text{ps}\)。从 \(100\,\text{mV}\) 初始差模信号再生到 \(1.8\,\text{V}\) 满摆幅，需要约 \(7\) 个时间常数，即 \(70\,\text{ps}\)。这个速度远快于 \(3\,\text{ns}\) 的指标，实际限制来自前置放大器的带宽和级间寄生电容。

19.2.3 速度与功耗的权衡

比较器的功耗主要消耗在前置放大器的静态偏置和锁存器的动态开关。前置放大器需要持续导通，其功耗为 \(I_{bias} \times V_{DD}\)。若偏置电流为 \(500\,\mu\text{A}\)，功耗为 \(0.9\,\text{mW}\)，接近功耗预算上限。

降低前置放大器功耗的方法之一是采用动态放大器。动态放大器在时钟相位内导通，利用电容放电产生增益，不导通时无静态功耗。但动态放大器的增益对工艺角和温度敏感，且噪声性能不如静态放大器。在本设计中，为了兼顾鲁棒性和功耗，前置放大器采用静态偏置，但通过电流复用技术降低功耗——用 PMOS 和 NMOS 差分对并联，共享同一偏置电流，等效跨导翻倍。

锁存器的功耗来自输出节点的充放电。每周期输出节点充放电能量为 \(C_L V_{DD}^2\)，在 \(100\,\text{MSPS}\) 采样率下，功耗为

\[ P_{latch} = f_{clk} C_L V_{DD}^2 = 100 \times 10^6 \times 20 \times 10^{-15} \times 1.8^2 \approx 6.5\,\mu\text{W} \]

远小于前置放大器的功耗。因此总功耗几乎由前置放大器决定，约为 \(0.9\,\text{mW}\)。

19.2.4 失调校准

\(5\,\text{mV}\) 的失调指标在 \(0.18\,\mu\text{m}\) 工艺中无法仅靠版图匹配实现。\(W/L = 10\,\mu\text{m}/0.18\,\mu\text{m}\) 的晶体管对，阈值电压失配的标准差约为

\[ \sigma_{V_{th}} = \frac{A_{Vth}}{\sqrt{WL}} \approx \frac{5\,\text{mV} \cdot \mu\text{m}}{\sqrt{10 \times 0.18\,\mu\text{m}^2}} \approx 3.7\,\text{mV} \]

加上电流镜失配和负载失配，总失调的标准差在 \(8\,\text{mV}\) 至 \(10\,\text{mV}\) 之间。因此必须引入失调校准。

常用的校准方案是输出失调存储或输入失调存储。输入失调存储在校准相位内把前置放大器的输出短接，将失调电压存储在输入耦合电容上，工作时失调被抵消。校准精度受限于存储电容的电荷注入和时钟馈通。本设计采用输入失调存储，校准电容取 \(1\,\text{pF}\)，电荷注入引入的残余失调约 \(1\,\text{mV}\)，可以接受。

19.2.5 仿真验证

比较器的仿真需要覆盖直流、交流和瞬态三类分析。直流仿真验证失调校准后的残余失调，交流仿真验证前置放大器的带宽和增益，瞬态仿真验证判决时间。

瞬态仿真中，输入信号设置为 \(1\,\text{mV}\) 过驱动（即输入与参考电平的差值），时钟频率 \(100\,\text{MHz}\)。从时钟上升沿到输出达到 \(50\%\) \(V_{DD}\) 的时间为判决时间。仿真显示，典型工艺角下判决时间为 \(2.1\,\text{ns}\)，最慢工艺角（SS，\(125^\circ\text{C}\)）下为 \(2.8\,\text{ns}\)，仍满足 \(3\,\text{ns}\) 的指标。

过驱动电压对判决时间的影响需要单独仿真。输入过驱动从 \(0.5\,\text{mV}\) 变化到 \(50\,\text{mV}\)，记录判决时间变化。\(0.5\,\text{mV}\) 过驱动时判决时间约 \(3.5\,\text{ns}\)，超过指标。这意味着比较器对 \(0.5\,\text{mV}\) 以下的输入无法在限定时间内完成判决，但流水线 ADC 的子级分辨率对应的最小有效位（LSB）为

\[ V_{LSB} = \frac{V_{FS}}{2^{2.5}} = \frac{1.6\,\text{V}}{5.66} \approx 283\,\text{mV} \]

实际比较器的过驱动远大于 \(0.5\,\text{mV}\)，因此 \(3.5\,\text{ns}\) 的极端情况不会在正常工作中出现。

19.3 案例三：电源管理芯片

19.3.1 规格定义

设计一个低压差线性稳压器（LDO），用于给射频前端供电。输入电压 \(3.3\,\text{V} \pm 10\%\)，输出电压 \(2.8\,\text{V}\)，最大负载电流 \(150\,\text{mA}\)，压差（dropout）电压小于 \(200\,\text{mV}\)。电源抑制比（PSRR）在 \(100\,\text{kHz}\) 处要求大于 \(40\,\text{dB}\)，负载瞬态响应中输出电压过冲小于 \(50\,\text{mV}\)。

LDO 的核心指标是效率、稳定性和电源抑制。效率由压差决定——压差越小，功率管上的损耗越小。\(200\,\text{mV}\) 压差在 \(150\,\text{mA}\) 负载下对应 \(30\,\text{mW}\) 的功率损耗，效率约为

\[ \eta = \frac{V_{out}}{V_{in}} = \frac{2.8}{3.3} \approx 84.8\% \]

19.3.2 功率管选择与驱动设计

LDO 的功率管可以是 PMOS 或 NMOS。PMOS 功率管的栅极驱动不需要高于输入电压的电荷泵，结构简单，但压差受限于 \(V_{DS}\) 的最小值，约为 \(I_{load} R_{DS(on)}\)。NMOS 功率管采用源极跟随器结构，压差可以做到更低，但栅极需要高于输出的电压，需要额外的电荷泵或辅助电源。

本设计选择 PMOS 功率管。\(150\,\text{mA}\) 负载电流下，\(200\,\text{mV}\) 压差对应 \(R_{DS(on)} \leq 1.33\,\Omega\)。在 \(0.18\,\mu\text{m}\) 工艺中，PMOS 的 \(R_{DS(on)}\) 约为 \(20\,\text{m}\Omega \cdot \text{mm}^2\) 量级，需要的功率管面积为

\[ W \times L \geq \frac{20\,\text{m}\Omega \cdot \text{mm}^2}{1.33\,\Omega} \approx 0.015\,\text{mm}^2 \]

取 \(W = 100{,}000\,\mu\text{m}\)，\(L = 0.5\,\mu\text{m}\)，面积为 \(0.05\,\text{mm}^2\)，留有余量。

功率管的栅极电容是驱动电路的主要负载。\(100{,}000\,\mu\text{m}\) 宽的 PMOS 管，栅极电容约为 \(30\,\text{pF}\) 至 \(50\,\text{pF}\)。误差放大器的输出级需要能够快速充放电这个电容，以响应负载瞬态。驱动级的摆率要求由负载瞬态指标决定：\(150\,\text{mA}\) 负载阶跃引起的栅极电压变化约为

\[ \Delta V_g = \Delta I_{load} \times \frac{1}{g_{m,pass}} \]

\(g_{m,pass}\) 为功率管跨导，在 \(150\,\text{mA}\) 偏置下约为 \(1\,\text{S}\)，因此 \(\Delta V_g \approx 150\,\text{mV}\)。若要求在 \(1\,\mu\text{s}\) 内完成调整，驱动级的摆率需大于 \(0.15\,\text{V}/\mu\text{s}\)，对应充电电流为

\[ I_{drive} = C_g \frac{\Delta V_g}{\Delta t} = 40\,\text{pF} \times 0.15\,\text{V}/\mu\text{s} = 6\,\mu\text{A} \]

这个电流不大，但误差放大器的输出阻抗需要足够低，避免与栅极电容形成低频极点。

19.3.3 稳定性分析与补偿

LDO 的环路包含三个主要极点：误差放大器输出极点、功率管栅极极点（与输出极点重合或接近）、输出电容与负载电阻形成的极点。输出电容的等效串联电阻（ESR）还会引入一个零点。

稳定性分析的关键在于输出极点随负载电流变化。轻载时负载电阻大，输出极点频率低；重载时负载电阻小，输出极点频率高。输出极点的变化范围可以超过两个数量级，补偿网络必须保证在所有负载条件下环路稳定。

本设计采用 ESR 零点补偿。输出电容选择钽电容，ESR 约 \(100\,\text{m}\Omega\) 至 \(500\,\text{m}\Omega\)，零点频率为

\[ f_z = \frac{1}{2\pi R_{ESR} C_{out}} \]

取 \(C_{out} = 4.7\,\mu\text{F}\)，\(R_{ESR} = 200\,\text{m}\Omega\)，零点频率约 \(170\,\text{kHz}\)。这个零点抵消输出极点，使环路以 \(-20\,\text{dB/decade}\) 穿越单位增益频率。

误差放大器的增益带宽需要仔细设定。单位增益频率取 \(500\,\text{kHz}\)，此时输出极点在轻载时（\(I_{load} = 1\,\text{mA}\)，\(R_L = 2.8\,\text{k}\Omega\)）位于

\[ f_{p,out} = \frac{1}{2\pi R_L C_{out}} = \frac{1}{2\pi \times 2.8\,\text{k}\Omega \times 4.7\,\mu\text{F}} \approx 12\,\text{Hz} \]

在重载时（\(I_{load} = 150\,\text{mA}\)，\(R_L = 18.7\,\Omega\)）位于 \(1.8\,\text{kHz}\)。ESR 零点在 \(170\,\text{kHz}\)，低于单位增益频率，因此环路在穿越时相位裕度由 ESR 零点决定，约为 \(60^\circ\) 至 \(70^\circ\)。

19.3.4 PSRR 优化

LDO 的电源抑制比在低频时由环路增益决定：

\[ PSRR_{low} = \frac{1}{A_{loop} \beta} \]

\(A_{loop}\) 为环路增益，\(\beta\) 为反馈分压比。直流环路增益 \(60\,\text{dB}\) 时，低频 PSRR 约 \(60\,\text{dB}\)。在 \(100\,\text{kHz}\) 处，环路增益下降，PSRR 也随之下降。

提高高频 PSRR 的方法包括：增大误差放大器的带宽、在功率管栅极增加前馈补偿、使用 cascode 结构隔离电源噪声。本设计在误差放大器中采用 cascode 负载，将电源噪声到输出端的直接耦合路径阻断。仿真显示，\(100\,\text{kHz}\) 处 PSRR 为 \(46\,\text{dB}\)，满足 \(40\,\text{dB}\) 的指标。

19.3.5 仿真验证

LDO 的仿真验证包括：直流扫描（线性调整率和负载调整率）、交流分析（环路增益和 PSRR）、瞬态分析（负载阶跃和电源阶跃）、稳定性分析（不同负载条件下的相位裕度）。

负载瞬态仿真中，负载电流在 \(1\,\mu\text{s}\) 内从 \(10\,\text{mA}\) 阶跃到 \(150\,\text{mA}\)，记录输出电压的过冲和下冲。仿真显示过冲 \(38\,\text{mV}\)，下冲 \(42\,\text{mV}\)，满足 \(50\,\text{mV}\) 的指标。恢复时间约 \(2\,\mu\text{s}\)，由误差放大器的带宽和输出电容的充电速率决定。

稳定性仿真中，扫描负载电流从 \(100\,\mu\text{A}\) 到 \(150\,\text{mA}\)，在每个工作点计算环路增益和相位裕度。最差情况出现在轻载时——输出极点低，ESR 零点无法完全补偿，相位裕度降至 \(48^\circ\)。虽然大于 \(45^\circ\) 的临界值，但考虑到工艺角变化，建议在输出端并联一个 \(100\,\text{nF}\) 的陶瓷电容，利用其较低的 ESR 提供额外的零点。

19.4 案例总结

三个案例展示了模拟集成电路设计的共同流程：规格定义、拓扑选择、器件尺寸计算、仿真验证。每个环节都有明确的量化指标和验证方法。低噪声运放的设计核心是噪声与功耗的权衡，高速比较器的设计核心是速度与精度的权衡，LDO 的设计核心是稳定性与效率的权衡。设计者需根据应用场景权衡指标，在矛盾要求中折中。

仿真验证覆盖直流、交流、瞬态和噪声等各类分析。直流仿真确认工作点；交流仿真看增益和带宽；瞬态仿真检查建立时间和过冲；噪声仿真则验证信噪比。每个仿真结果都需要与理论计算对照，偏差超过 \(20\%\) 时需要检查电路结构或仿真设置是否正确。工艺角仿真和温度扫描是量产可靠性的保障，建议在设计早期就建立仿真验证计划，覆盖工艺角和温度扫描，而不是在流片前才补做。