第16章 版图设计与验证

前几章讨论电路拓扑、器件尺寸和偏置方案时，仿真器里一切看起来都完美。设计真正落地，是从几何图形开始的。版图是一组决定光刻掩模形状的几何图形，直接定义了芯片上实际制造出来的晶体管、电阻、电容和互连线。版图直接决定电路性能的物理实现。

很多初学者低估版图设计的分量，认为它不过是“画图”。这种看法在本科课程设计中或许还能成立——用最小间距规则把管子画出来，DRC通过就算完事。但在真实产品中，版图设计直接决定芯片能否工作、性能是否达标、良率是否可接受。一个差分对的两只管子画得不匹配，输入失调电压可能从设计的1mV恶化到10mV以上；一条长互连线走得不合适，寄生电容可能吃掉运放一半的带宽。

本章从版图设计的基本概念出发，依次讨论设计规则、匹配技术、寄生效应、验证流程和先进工艺下的新挑战。读完本章，读者应当能独立完成一个中等复杂度模拟模块的版图设计，并理解每一条设计规则和每一个版图技巧背后的物理原因。

16.1.1 版图设计的基本概念

16.1.2 从原理图到版图

版图设计的输入是经过前仿真验证的电路原理图，输出是一组符合工艺设计规则的多层几何图形。每一层几何图形对应芯片制造中的一道或几道工艺步骤——有源区（扩散区）、多晶硅栅、金属互连、接触孔、通孔等。

以0.18μm CMOS工艺为例，一个最简单的NMOS晶体管在版图上由以下几层构成：有源区（AA）层定义晶体管的源漏扩散区域，多晶硅（PO）层横跨有源区形成栅极，接触孔（CT）层连接有源区与金属1（M1），金属层再向上连接到其他器件或焊盘。栅极宽度由多晶硅条在有源区内的宽度决定，栅极长度由多晶硅条的宽度决定——这个宽度在0.18μm工艺中恰好是180nm。

版图上的每一层都对应真实的物理结构，层与层之间的相对位置关系决定了器件的电气特性。多晶硅栅与有源区的交叠区域形成沟道，栅的两侧有源区分别成为源和漏。这是一个自对准过程：栅极本身充当离子注入的掩模，源漏不会“钻”到栅下面。自对准特性保证了栅与源漏之间的寄生重叠电容最小，这是CMOS工艺的核心优势之一。

16.1.3 版图设计层次

一个完整的芯片版图包含多个层次，各层之间通过介质层隔离，通过接触孔或通孔实现电气连接。以典型的28nm工艺为例，金属互连层通常有9到12层，从最底层的局部互连（M1、M2，线宽较细、间距较小）到最顶层的厚金属（用于电源分配和高速信号传输，线宽较粗、电阻较低）。

模拟电路版图设计通常从底层开始规划。设计者首先确定关键器件的位置——差分对管、电流镜管、反馈网络中的电阻电容——然后在这些器件之间布设互连线。数字电路可以采用自动布局布线（APR）工具完成大部分工作，但模拟电路几乎总是需要手工版图设计。工具不理解什么是“差分对的对称性”，也不理解“敏感节点要远离开关噪声源”——这些判断需要设计者的经验。

16.1.4 版图设计的关键步骤

一个典型的模拟版图设计流程如下：

1. 版图规划：根据芯片总面积和引脚位置，规划各功能模块的布局区域。关键模块优先占据有利位置，模拟模块与数字模块分区放置。
2. 器件级版图：逐个绘制晶体管、电阻、电容等器件，注意匹配要求。
3. 互连线布线：连接各器件，注意信号流向、寄生参数和电流密度。
4. 电源/地网络：规划电源和地线的走线，确保足够的电流能力和低阻抗路径。
5. DRC/LVS验证：运行设计规则检查和版图与原理图一致性检查，修正错误。
6. 寄生参数提取与后仿真：提取寄生电阻电容，重新仿真验证电路性能。
7. 最终验证与签核：完成所有检查，交付GDSII文件。

flowchart TD
    A[电路原理图] --> B[版图规划]
    B --> C[器件级版图绘制]
    C --> D[互连布线]
    D --> E[电源地网络]
    E --> F[DRC检查]
    F -->|有错误| C
    F -->|通过| G[LVS检查]
    G -->|不匹配| C
    G -->|通过| H[寄生参数提取]
    H --> I[后仿真]
    I -->|性能不达标| C
    I -->|通过| J[最终验证与签核]
    J --> K[GDSII交付]

16.1.5 设计规则

16.1.6 为什么需要设计规则

设计规则是工艺厂提供给设计者的几何约束条件，规定了版图上各层图形的最小宽度、最小间距、最小包围等参数。这些规则反映了光刻、刻蚀、淀积等工艺步骤的物理极限。

以光刻为例，光刻胶的分辨率受曝光波长和数值孔径的限制。0.18μm工艺使用248nm的深紫外光，最小可分辨的特征尺寸约为180nm；到28nm工艺节点，使用193nm浸没式光刻配合多重曝光技术，才能实现28nm的线宽。如果版图上两条相邻金属线的间距小于光刻分辨率极限，曝光时两条线的图形会发生干涉，导致制造出的实际线条粘连或断裂。

设计规则通常分为以下几类：

• 最小宽度：某一层图形的最小尺寸。金属线太窄，电阻增大且容易电迁移断裂；多晶硅栅太窄，沟道长度过短导致短沟道效应。
• 最小间距：同一层或不同层图形之间的最小距离。间距过小可能导致短路或击穿。
• 最小包围：某一层图形对另一层图形的包围量。接触孔必须被金属完全包围，否则接触孔可能超出金属边缘导致开路。
• 最小延伸：某一层图形超出另一层图形的延伸量。多晶硅栅必须超出有源区一定距离，确保栅极能完全覆盖沟道区域。

16.1.7 设计规则的表示

工艺厂以设计规则手册（Design Rule Manual，DRM）的形式发布设计规则。规则通常以表格形式列出，每一行定义一条规则，包含规则编号、规则描述、适用层对和最小尺寸。

以0.18μm工艺的典型规则为例：

设计者不必死记这些数字——EDA工具的DRC检查会自动验证版图是否满足所有规则。但理解规则背后的物理含义，才能在设计过程中主动避免违反规则，而不是等DRC报错后再被动修改。

16.1.8 设计规则与工艺节点的关系

随着工艺节点从微米级缩小到纳米级，设计规则的数量和复杂度急剧增加。0.18μm工艺的设计规则手册大约有200条规则，到28nm工艺增加到500条以上，7nm工艺则超过1000条。规则增加的原因包括：新工艺步骤引入的新层次（如应力记忆层、自对准硅化物）、双重曝光带来的额外间距约束、以及更严格的可靠性要求。

先进节点还引入了“建议规则”（Recommended Rules）的概念。这些规则不是强制性的，但遵守它们可以显著提高良率。金属线的最小间距是强制规则，但建议间距通常比最小间距大30%到50%。在关键模拟电路中使用建议规则，可以降低短路和桥接缺陷的概率。

16.1.9 匹配技术

16.1.10 匹配的重要性

模拟电路的核心是精确的比例关系：差分对的跨导比、电流镜的电流比、电阻分压器的电压比、电容阵列的电荷比。这些比例关系在原理图上看起来是确定的——两个相同的晶体管、两个相同的电阻——但实际制造出来的器件总存在偏差。

制造偏差的来源包括：光刻的对准误差、刻蚀速率的均匀性、离子注入剂量的波动、氧化层厚度的变化、以及机械应力（如浅槽隔离对硅的应力）。这些偏差导致同一芯片上两个“相同”的器件在尺寸、阈值电压、电阻值等方面存在差异。匹配技术的目的就是通过版图设计手段，将这些差异降到最低。

16.1.11 共质心布局

共质心布局（Common-Centroid Layout）是模拟版图匹配的核心技术。其思想是：将需要匹配的器件拆分成多个相同的子单元，以对称方式排列，使所有子单元的几何中心重合。这样，任何线性梯度（如氧化层厚度从左到右逐渐变化）对各个子单元的影响相互抵消。

以一个需要精确匹配的差分对（M1和M2）为例。最简单的共质心布局是交叉耦合结构：将M1拆成两个并联的子管，M2也拆成两个并联的子管，按M1-M2-M2-M1的顺序排列。如果氧化层厚度沿水平方向线性变化，M1的两个子管分别位于最左端和中间偏右位置，M2的两个子管位于中间偏左和最右端——两管的平均氧化层厚度相同，从而阈值电压匹配。

对于更高精度的匹配，可以采用二维共质心布局。将器件排列成2×2或4×4的阵列，在水平和垂直两个方向上都实现对称。例如，一个2×2的阵列按如下方式排列：

M1  M2
M2  M1

这种布局同时抵消了水平方向和垂直方向的线性梯度。但共质心布局并不能消除所有误差源——高阶非线性梯度（如抛物线形分布）无法通过共质心完全抵消。对于极高精度的匹配，还需要配合其他技术，如器件尺寸的适当增大（增大面积可以降低随机失配）。

16.1.12 虚拟器件（Dummy Devices）

在阵列布局中，边缘位置的器件与中心位置的器件所处环境不同——边缘器件的周围是隔离区或其他电路，而中心器件的周围是相同的器件。这种环境差异会导致刻蚀速率和离子注入剂量的不同，进而引起器件参数偏差。

解决方法是在阵列的两端添加虚拟器件（Dummy）。虚拟器件与真实器件结构相同，但不参与电路工作——它们的源漏接地或接电源，栅极接固定电位。虚拟器件的作用是让真实器件处于相同的环境之中。例如，一个由8个电阻组成的匹配阵列，在两端各添加1个虚拟电阻，使每个真实电阻的左右两侧都有相同的结构。

虚拟器件的添加会增加版图面积，但带来的匹配改善通常是值得的。在电流镜、差分对、电阻分压器等关键匹配结构中，虚拟器件是标配。

16.1.13 器件方向与应力

MOS晶体管的电特性受机械应力的影响。浅槽隔离（STI）在硅中引入压应力，这种应力在器件边缘最强，向沟道中心衰减。当晶体管的方向不同时，沟道中感受到的应力分布也不同——沿[110]方向的沟道与沿[100]方向的沟道对应力的响应不同。

因此，匹配器件必须保持相同的方向。一个常见的错误是：为了布线方便，将差分对的一只管子旋转90°放置。这会导致两只管子的迁移率不同，从而产生系统失配。匹配器件必须采用相同的方向、相同的结构、相同的周围环境。

16.1.14 电阻匹配

电阻的匹配比晶体管更复杂，因为电阻值受更多因素影响。多晶硅电阻的阻值由方块电阻和长宽比决定：

其中 \(R_{sq}\) 是方块电阻，\(L\) 和 \(W\) 分别是电阻的长度和宽度。制造偏差会影响 \(R_{sq}\)（掺杂浓度和膜厚波动）、\(L\)（光刻和刻蚀偏差）和 \(W\)（同样受光刻和刻蚀影响）。

对于需要精确比例的两个电阻，版图设计的关键是保证它们的长度和宽度相同，并且处于相同的环境。常用的方法包括：

• 叉指结构：将大电阻拆分成多个并联的细长条，交错排列。这种结构对光刻偏差不敏感——如果所有条都变宽了相同的量，并联总电阻的变化比例与单个条相同。
• 分段结构：将电阻拆分成多段，用金属线串联。这种结构便于调整比例，但引入了额外的接触电阻。
• 虚拟电阻：在电阻阵列两端添加虚拟电阻，保证刻蚀环境的均匀性。

16.1.15 电容匹配

电容的匹配在开关电容电路和流水线ADC中至关重要。电容失配直接决定转换器的精度。一个12位SAR ADC的电容阵列，其单位电容的匹配精度需要达到0.1%以上。

电容匹配的关键在于：

• 单位电容：所有电容都由整数个单位电容并联或串联组成。单位电容的尺寸相同，结构相同。
• 共质心布局：与晶体管类似，电容阵列也采用共质心布局来抵消梯度误差。
• 虚拟电容：在阵列边缘添加虚拟电容，保证刻蚀环境的均匀性。
• 屏蔽：电容上方和下方的金属层应保持完整，避免寄生电容的不对称。

16.1.16 匹配的极限

匹配技术可以显著降低失配，但不能消除失配。即使采用最完善的共质心布局和虚拟器件，随机失配仍然存在。随机失配来源于掺杂原子的离散分布和界面态的随机性，其大小与器件面积成反比：

其中 \(A_{VT}\) 是工艺相关的失配系数，\(W\) 和 \(L\) 是晶体管的宽度和长度。要降低随机失配，必须增大器件面积——这是面积与精度之间的直接权衡。

匹配技术的目标是消除系统失配（由梯度、方向、环境差异引起），而随机失配只能通过增大面积来降低。在设计开始时，应根据精度要求估算所需的最小器件面积，而不是盲目追求“尽可能大”。

16.1.17 寄生效应

16.1.18 寄生电容

版图上的每一根互连线、每一个器件都与衬底或其他层之间存在寄生电容。在深亚微米工艺中，寄生电容对电路性能的影响甚至超过了器件本身的电容。

寄生电容的来源包括：

• 金属-衬底电容：金属线与衬底之间的电容，与金属线面积成正比，与介质层厚度成反比。
• 金属-金属电容：相邻金属线之间的耦合电容，与线间距成反比，与线长成正比。
• 器件寄生电容：晶体管的栅-源、栅-漏、漏-衬底电容等。

在高速电路中，寄生电容限制带宽。以共源放大器为例，输出节点的总电容包括漏极的寄生电容、互连线的寄生电容和负载电容。如果互连线的寄生电容与负载电容相当，带宽将减半。

在版图阶段就应预估寄生电容的影响。对于敏感节点（如运放的输入节点、高阻抗节点），应尽量缩短互连线长度，避免与其他信号线长距离平行走线。

16.1.19 寄生电阻

互连线的电阻在长距离走线时不可忽略。金属线的电阻与长度成正比，与截面积成反比：

其中 \(\rho\) 是金属的电阻率，\(L\)、\(W\)、\(T\) 分别是线的长度、宽度和厚度。铝的电阻率约为 \(2.8 \times 10^{-8}\ \Omega\cdot m\)，铜的电阻率约为 \(1.7 \times 10^{-8}\ \Omega\cdot m\)。

寄生电阻的影响在电源/地网络中尤为显著。如果电源线过细过长，IR压降可能导致电路不同位置的电源电压不同——这直接影响偏置点的精度和电源抑制比。对于大电流路径（如输出级、功率管），寄生电阻还会导致额外的功耗和发热。

设计规则中通常规定了最小金属宽度对应的最大电流密度。0.18μm工艺中铝金属的电流密度极限约为 \(1\ mA/\mu m\)。超过这个值，金属线会因电迁移而断裂。

16.1.20 寄生电感

在低频和中频电路中，寄生电感的影响可以忽略。但在射频电路和高速数字电路中，寄生电感不可忽视。键合线电感约为1nH/mm，封装引线电感为几nH。在GHz频率下，这些电感与寄生电容形成谐振，可能导致信号完整性问题。

对于模拟版图设计，寄生电感的主要影响在电源去耦和ESD路径中。应尽量缩短电源到去耦电容的路径，降低电感。

16.1.21 衬底耦合

衬底耦合（Substrate Coupling）是模拟/混合信号芯片中最难处理的寄生效应之一。数字电路的开关活动通过衬底注入噪声，这些噪声耦合到敏感的模拟电路节点，导致性能恶化。

衬底耦合的路径包括：

• 衬底电阻耦合：数字电路的电流注入衬底，通过衬底电阻在模拟电路区域产生电压扰动。
• 电容耦合：数字电路节点通过耗尽层电容与衬底耦合。
• 电源/地耦合：数字电路的开关电流在电源/地线上产生压降，通过共享的电源/地网络耦合到模拟电路。

缓解衬底耦合的方法包括：

• 保护环（Guard Ring）：在敏感电路周围放置接地的保护环，收集衬底噪声电流。
• 深N阱隔离：在N阱内放置P型器件，用深N阱将P型衬底与器件隔离。
• 物理隔离：将模拟电路与数字电路在版图上拉开距离。
• 电源分离：模拟电源和数字电源分开走线，在芯片外部汇合。

16.1.22 寄生参数提取与后仿真

版图完成后，需要通过寄生参数提取工具（如Calibre xRC、StarRC）从版图中提取寄生电阻和电容，生成带寄生的网表。然后用这个网表重新仿真，验证电路性能是否仍然满足指标。

后仿真结果通常比前仿真差——增益降低、带宽变窄、相位裕度减小。设计者需要根据后仿真结果决定是否修改版图。如果性能恶化严重，可能需要调整电路参数或重新布局。

后仿真是一个迭代过程。通常需要几轮修改才能达到设计指标。建议在版图规划阶段就预留足够的裕量——例如，设计运放时将增益带宽积设计为指标值的1.5倍，为寄生效应留出空间。

16.1.23 版图设计技巧

16.1.24 电源/地网络设计

电源/地网络是版图的骨架。应在布线之前规划好电源/地的走线路径，而不是在布完信号线后再“见缝插针”地走电源。

电源/地网络设计的原则：

1. 足够的宽度：根据电流需求计算最小宽度，留出2到3倍的裕量。
2. 树状或网状结构：从焊盘到各模块的电源路径尽量短，避免长距离串联电阻。
3. 模拟/数字分离：模拟电源和数字电源在版图上分开走线，避免共享回流路径。
4. 去耦电容靠近负载：去耦电容应放置在需要去耦的电路附近，减小寄生电感。

16.1.25 信号布线

信号线的布线需要考虑信号类型和敏感度：

• 敏感信号（如运放输入端、基准电压）：尽量短，远离开关信号和电源线。
• 高速信号：控制寄生电容，避免长距离平行走线导致的耦合。
• 大电流信号：保证足够的线宽，避免电迁移。

差分信号应保持对称走线——两条差分线应具有相同的长度和相同的周围环境，以保持共模抑制。

16.1.26 屏蔽

对于特别敏感的节点，可以采用屏蔽措施。将敏感信号线夹在两条地线之间，可以显著降低与相邻信号线的耦合。屏蔽线的两端应良好接地，否则屏蔽效果会大打折扣。

16.1.27 天线效应

在等离子体刻蚀过程中，金属线会收集电荷。如果金属线连接到晶体管的栅极，积累的电荷可能导致栅氧化层击穿。这种效应称为天线效应（Antenna Effect）。

缓解天线效应的常用方法是在靠近栅极的位置断开金属线，通过跳线（用更高层金属连接）来减少收集电荷的面积。设计规则中通常规定了金属面积与栅极面积的最大比例。

16.1.28 验证方法

16.1.29 DRC（设计规则检查）

DRC检查版图是否满足工艺厂发布的设计规则。现代DRC工具（如Calibre、Assura）可以检查数百条规则，包括最小宽度、最小间距、最小包围、天线效应、电迁移等。

DRC报告以图形方式标出违规位置，设计者根据报告修改版图。DRC是一个迭代过程——修改一处错误可能引入新的错误，需要反复运行直到全部通过。

16.1.30 LVS（版图与原理图一致性检查）

LVS检查版图所实现的电路是否与原理图一致。工具从版图中提取晶体管、电阻、电容等器件及其连接关系，与原理图网表进行比对。

LVS检查的内容包括：

• 器件类型和数量是否一致
• 器件参数（如晶体管的W/L）是否匹配
• 连接关系是否一致
• 是否有短路或开路

LVS不匹配的常见原因包括：器件参数标注错误、电源/地连接遗漏、匹配器件拆分成多个子管后连接错误等。LVS报告会指出不匹配的具体位置，设计者据此修改。

16.1.31 寄生参数提取与后仿真

寄生参数提取是从版图中提取寄生电阻、电容和电感的过程。提取工具根据版图的几何信息、工艺参数和提取规则，生成带寄生的网表。

后仿真使用带寄生的网表重新仿真。后仿真结果与实测结果更接近，但仍然存在差距——提取工具无法完全精确地建模所有物理效应（如衬底耦合、热效应）。

后仿真的关键指标包括：

• 增益、带宽、相位裕度是否满足指标
• 失调电压是否在可接受范围内
• 功耗是否超标
• 稳定性是否受到影响

如果后仿真结果不满足指标，需要修改版图或电路。常见的修改包括：加宽关键信号线降低电阻、缩短敏感节点走线降低电容、增加屏蔽线降低耦合、调整器件尺寸改善匹配。

16.1.32 可靠性检查

可靠性检查包括电迁移检查、天线效应检查和ESD路径检查。

电迁移检查验证金属线的电流密度是否在安全范围内。工具根据金属线的宽度和流过的电流计算电流密度，与工艺规定的极限值比较。

ESD路径检查验证芯片的静电放电保护路径是否完整。每个输入/输出焊盘都应有到电源和地的ESD保护路径，且路径上没有过窄的金属线或过小的接触孔。

16.1.33 验证流程总结

flowchart TD
    A[版图完成] --> B[DRC检查]
    B -->|违规| C[修改版图]
    C --> B
    B -->|通过| D[LVS检查]
    D -->|不匹配| C
    D -->|通过| E[寄生参数提取]
    E --> F[后仿真]
    F -->|性能不达标| C
    F -->|通过| G[可靠性检查]
    G -->|问题| C
    G -->|通过| H[签核交付]

16.1.34 先进工艺节点下的版图挑战

16.1.35 双重曝光与版图分解

当工艺节点缩小到20nm以下，单次曝光的分辨率已经无法满足最小间距的要求。双重曝光（Double Patterning）技术将一层图形分解为两次曝光——第一次曝光一组图形，第二次曝光另一组图形，两组图形在空间上交错。

双重曝光对版图设计提出了新的约束：同一层上的图形必须能被分解为两组，且每组内部的间距满足单次曝光的最小间距。如果版图设计时没有考虑分解约束，可能导致无法分解或分解后出现间距违规。

EDA工具提供双重曝光感知的布局布线功能，但模拟版图的手工绘制需要设计者额外注意。设计规则手册中会给出双重曝光的特定规则，设计者必须仔细阅读。

16.1.36 鳍式晶体管（FinFET）的版图特点

FinFET在22nm节点引入，到7nm节点成为主流。FinFET的版图与平面CMOS有显著不同：

• 晶体管由鳍（Fin）构成，栅极包裹鳍的三面。晶体管的宽度由鳍的数量决定，而不是由扩散区的宽度决定。
• 鳍的间距是固定的，设计者不能任意调整晶体管的宽度——只能选择使用1、2、3、4根鳍。
• 匹配晶体管的版图设计需要确保鳍的数量和方向一致。

FinFET的量化宽度特性给模拟设计带来了新的挑战。设计一个需要特定宽长比的电流镜，可能无法精确实现——只能选择最接近的鳍数组合。必须在电路设计阶段就考虑鳍的量化约束。

16.1.37 版图依赖效应

先进工艺节点引入了新的版图依赖效应（Layout-Dependent Effects，LDE），包括：

• 有源区长度效应：晶体管的有源区长度（从栅到STI的距离）影响应力分布，进而影响载流子迁移率。设计规则中通常规定了最小有源区长度。
• 栅间距效应：相邻栅极的间距影响应力，间距越小，应力越大，迁移率越高。
• 阱邻近效应：晶体管与阱边缘的距离影响阈值电压——离子注入在阱边缘附近产生额外的掺杂分布。

这些效应意味着：即使两个晶体管在原理图上完全相同，如果它们在版图上的周围环境不同，实际电特性也会不同。匹配设计不仅要保证器件本身的对称，还要保证周围环境的对称。

16.1.38 工艺变化与良率

先进工艺节点的工艺变化更加显著。芯片不同位置的器件参数差异更大，批次之间的差异也更明显。设计者需要采取措施提高设计的鲁棒性：

• 设计裕量：在电路设计阶段预留足够的性能裕量。
• 工艺角仿真：在SS、TT、FF等工艺角下仿真，确保电路在所有工艺角下都能工作。
• 蒙特卡洛仿真：考虑器件失配的随机性，统计电路性能的分布。

16.1.39 设计实例：差分放大器版图

为了将本章内容串联起来，我们以一个简单的差分放大器为例，走一遍版图设计的完整流程。

16.1.40 电路描述

电路为带电流镜负载的差分放大器，包含：

• 输入差分对：M1、M2（NMOS，W/L = 20μm/0.5μm）
• 电流镜负载：M3、M4（PMOS，W/L = 10μm/0.5μm）
• 尾电流源：M5（NMOS，W/L = 40μm/0.5μm）

16.1.41 版图规划

芯片面积为 \(200\mu m \times 200\mu m\)。输入差分对位于中央，两侧是电流镜负载，尾电流源位于下方。电源线从顶部进入，地线从底部引出。

16.1.42 差分对版图

M1和M2需要精确匹配。采用交叉耦合共质心布局，每个管子拆分为4个子管，按2×2阵列排列：

M1  M2
M2  M1

每个子管的宽为5μm（20μm/4），长为0.5μm。子管之间用虚拟管隔离，虚拟管的栅极接地。

16.1.43 电流镜负载版图

M3和M4也需要匹配，但精度要求低于差分对。采用简单的叉指结构，每个管子拆分为2个子管，交错排列：

M3  M4  M3  M4

每个子管的宽为5μm（10μm/2），长为0.5μm。

16.1.44 尾电流源版图

M5不需要与任何器件匹配，采用简单的单管结构。宽度40μm，拆分为8个5μm宽的子管并联，以降低栅极电阻。

16.1.45 布线

信号线使用M1层，电源/地使用M2层。差分输入线对称走线，长度相等。输出线从M3和M4的漏极引出，走最短路径到输出焊盘。

16.1.46 验证

完成版图后，依次运行DRC、LVS和寄生参数提取。后仿真结果显示，由于寄生电容的影响，增益带宽积从设计值的50MHz下降到42MHz——仍在指标范围内。相位裕度从65°下降到58°，仍然稳定。

16.1.47 本章小结

版图设计是将电路原理图转化为可制造芯片的关键环节。本章的核心要点可以概括为：

1. 设计规则是工艺能力的几何表达，理解规则背后的物理原因，而不是机械地遵守。
2. 匹配技术是模拟版图的核心技术。共质心布局、虚拟器件、方向一致、环境一致是匹配设计的基本原则。
3. 寄生效应无处不在。应在版图规划阶段就预估寄生参数的影响，而不是等后仿真失败后再修改。
4. 验证流程是设计质量的保障。DRC、LVS、寄生提取、后仿真、可靠性检查缺一不可。
5. 先进工艺节点带来了新的挑战——双重曝光、FinFET量化宽度、版图依赖效应——需要持续学习更新知识。

版图设计需要经验积累。建议从简单的模块开始练习——一个差分对、一个电流镜、一个带隙基准——逐步掌握匹配技术、布线技巧和验证流程。每完成一个版图，仔细分析后仿真结果，理解寄生参数对性能的影响，然后在下一次设计中加以改进。

下一章将讨论FinFET器件的模拟设计方法，以及工艺变化对电路性能的影响。版图设计需考虑制造约束，否则良率下降。