第8章运算放大器设计

运算放大器是模拟集成电路中最核心的构建模块。手机里那枚指甲盖大小的芯片，内部可能集成了几十个运放：有的负责放大麦克风信号，有的在驱动扬声器，还有的在模数转换器里做采样保持。掌握运放设计，是进入模拟IC设计领域的必修课。

本章走一遍运放设计的完整流程：先搞清楚指标怎么定义，再选架构，最后用Cadence做仿真验证。这三步环环相扣——指标决定架构，架构决定偏置，仿真检验一切。

8.1.1 运放性能指标

拿到一份运放设计任务书，首先看到的是一串参数。这些参数不是孤立的数字，它们彼此牵制，甚至直接对立。理解每个指标的物理含义和它们之间的权衡，是设计的第一步。

8.1.2 增益与带宽

开环增益 \(A_{v0}\) 是运放最基本的指标，定义为差模输入信号经过整个放大器后被放大的倍数：

\[ A_{v0} = \frac{v_{out}}{v_{in+} - v_{in-}} \]

一个典型的CMOS两级运放，开环增益能做到60_{100 dB（即1000}100000倍）。这个数字看起来很大，但运放通常工作在闭环负反馈状态下，开环增益越高，闭环精度就越好。闭环增益的误差近似为：

\[ \text{误差} \approx \frac{1}{A_{v0}\beta} \]

其中 \(\beta\) 是反馈系数。若 \(\beta = 0.1\)，\(A_{v0} = 80\text{ dB}\)，闭环增益误差约为0.1%。想提高精度，就得把开环增益做大。

但增益和带宽相互制约。增益-带宽积（GBW）近似恒定：

\[ \text{GBW} = A_{v0} \cdot f_{3dB} \]

把增益做高10倍，带宽就缩到十分之一。设计时要想清楚：系统需要多高的精度，又需要多快的速度？这两个要求往往来自系统级规格，不是设计者能随意取舍的。

8.1.3 压摆率与建立时间

压摆率（Slew Rate, SR）描述运放输出对大信号阶跃的响应速度，单位是V/μs。它由偏置电流和补偿电容决定：

\[ \text{SR} = \frac{I_{tail}}{C_c} \]

\(I_{tail}\) 是输入差分对的尾电流，\(C_c\) 是密勒补偿电容。物理意义很直观：补偿电容上的电荷变化速率受限于尾电流能提供的最大充电电流。尾电流做大，压摆率就上去了，但功耗也跟着涨。

建立时间（Settling Time）指输出从阶跃开始到稳定在最终值某个误差带（比如0.1%）内所需的时间。它包含两部分：压摆阶段和线性建立阶段。前者由SR决定，后者由带宽和相位裕度决定。若运放用于ADC的采样保持电路，建立时间直接决定ADC能跑多快——建立不够，转换结果就是错的。

8.1.4 失调电压

失调电压 \(V_{os}\) 是运放两个输入端短接时，输出不为零所对应的等效输入电压偏差。理想运放 \(V_{os} = 0\)，但实际工艺中晶体管尺寸的失配、阈值电压的偏差都会产生失调：

\[ V_{os} = \Delta V_{th} + \frac{V_{ov}}{2}\left(\frac{\Delta W}{W} + \frac{\Delta L}{L}\right) \]

\(V_{ov}\) 是过驱动电压。过驱动电压越低，失调对尺寸失配的敏感度越低；但过驱动电压太低，晶体管容易进入亚阈值区，增益和速度都会受影响。

失调电压分随机失调和系统失调。随机失调来自工艺波动，可通过版图匹配技术（共质心布局、虚拟器件）减小。系统失调来自电路结构的不对称，比如电流镜的漏源电压不一致，可用cascode结构改善。

8.1.5 共模抑制比与电源抑制比

共模抑制比（CMRR）衡量运放抑制共模信号的能力：

\[ \text{CMRR} = \frac{A_{v0}}{A_{cm}} \]

\(A_{cm}\) 是共模增益。理想情况下差分放大器只放大差模信号，共模增益为零。实际上，尾电流源有限输出阻抗、输入对管的失配都会让共模信号漏到输出端。

电源抑制比（PSRR）类似，衡量电源噪声对输出的影响：

\[ \text{PSRR} = \frac{A_{v0}}{A_{ps}} \]

\(A_{ps}\) 是电源到输出的增益。混合信号芯片里，数字电路开关产生的电源毛刺会通过运放的PSRR耦合到模拟信号通路。用于音频编解码器的运放若电源抑制比不够好，扬声器里会听到“滋滋”的数字噪声。

8.1.6 噪声

运放输入端的等效噪声电压密度 \(S_n(f)\) 包含热噪声和闪烁噪声：

\[ S_n(f) = \frac{8kT}{3g_m} + \frac{K_f}{WLC_{ox}f} \]

第一项是热噪声，与跨导 \(g_m\) 成反比；第二项是闪烁噪声（1/f噪声），与晶体管面积成反比。低频时闪烁噪声占主导，高频时热噪声占主导。

设计低噪声运放时，输入对管的 \(g_m\) 要尽量大，面积要尽量大。但大尺寸晶体管带来更大的寄生电容，带宽又受影响。噪声和速度的权衡，是运放设计里最常见的矛盾之一。

图1：非理想运算放大器模型

8.1.7 经典运放架构

指标定义清楚了，接下来选架构。CMOS运放的架构五花八门，但万变不离其宗：输入级负责拾取差分信号，增益级负责放大，输出级负责驱动负载。下面看三种最常见的架构及各自的适用场景。

8.1.8 两级运放

两级运放是教科书上的经典结构，也是入门第一个要掌握的架构。第一级是差分放大器，提供高增益和共模抑制；第二级是共源放大器，提供额外的增益和输出摆幅。两级之间用密勒电容 \(C_c\) 做频率补偿。

图2：两级运放电路

两级运放的总增益近似为两级增益的乘积：

\[ A_v = g_{m1}(r_{o1} \parallel r_{o3}) \cdot g_{m5}(r_{o5} \parallel r_{o7}) \]

\(g_{m1}\) 是输入对管跨导，\(g_{m5}\) 是第二级放大管跨导，\(r_o\) 是各管的输出电阻。两级增益相乘，轻松做到80 dB以上。

密勒补偿利用密勒效应，把 \(C_c\) 等效到第一级输出端的电容放大为 \(A_{v2} \cdot C_c\)（\(A_{v2}\) 是第二级增益），从而把主极点压低，实现频率补偿。代价是带宽变窄，但换来了稳定性。

两级运放的优点：结构简单，增益高，输出摆幅大（轨到轨输出容易实现）。缺点：速度慢——密勒补偿电容限制了带宽，而且存在右半平面零点，需要额外加调零电阻消除。

设计两级运放时有个经验法则：把第一级的输出极点（主极点）放在远低于第二级输出极点（次极点）的位置，通常相差3倍以上，这样相位裕度能做到60°以上。补偿电容 \(C_c\) 通常取负载电容的0.2~0.5倍。

8.1.9 折叠共源共栅运放

折叠共源共栅（Folded Cascode）运放是单级放大器，但增益不输两级结构。它的思路是用共源共栅结构提高输出电阻，从而在单级内获得高增益：

\[ A_v = g_{m1} \cdot R_{out} \]

\(R_{out}\) 是输出端的等效电阻，由共源共栅结构提供，可以做到 \(g_m r_o^2\) 的量级。单级增益60~70 dB没问题，比两级运放低一些，但换来的是更高的带宽和更好的电源抑制。

折叠共源共栅运放的带宽优势来自它的单极点特性——只有一个高阻抗节点（输出端），补偿起来很容易。速度可以做得很高，适合高速应用，比如流水线ADC的残差放大器。

缺点是输出摆幅受限。共源共栅结构堆叠了四个晶体管，每个管子都要留一定的过驱动电压，输出摆幅被压缩。在低电源电压（比如1.2V以下）下，这个缺点越来越致命。

图3：两级全差分共源共栅运算放大器电路结构

8.1.10 电流镜运放

电流镜运放（Current Mirror OTA）用电流镜做负载，结构比折叠共源共栅更简洁。核心思想是：输入差分对把电压信号转为电流，电流镜把这个电流复制到输出端，在输出电阻上重新转换为电压。

这类运放的增益表达式为：

\[ A_v = g_{m1} \cdot (r_{o2} \parallel r_{o4}) \]

单级增益不如前两种架构，但电流镜运放的功耗效率很高——所有支路电流都用于信号通路，没有浪费在共源共栅管的偏置上。它常用于低功耗设计，比如电池供电的传感器接口电路。

8.1.11 架构选择的工程考量

选架构应看哪个最满足约束，而非单纯追求性能。不少新手一上来就选折叠共源共栅，理由是它“看起来高级”，结果发现电源电压不够，输出摆幅不满足规格，只好推倒重来。

粗略的选型指南：

需要高增益（>80 dB）、中等速度、输出摆幅大 → 两级运放
需要高速度、中等增益（60~70 dB）、输出摆幅要求不高 → 折叠共源共栅
功耗极低、增益要求一般 → 电流镜OTA
需要轨到轨输出 → 两级运放加Class AB输出级

还有一点值得注意：全差分运放vs单端输出运放。全差分结构对共模噪声和电源噪声有更好的抑制，但需要共模反馈电路（CMFB）来稳定输出共模电平。CMFB的设计往往比主放大器本身还麻烦——它需要检测输出共模、比较、反馈调整偏置，环路的稳定性也要单独验证。很多设计失败，不是主放大器的问题，而是CMFB没调好。

8.1.12 设计仿真验证

架构选好了，接下来动手设计。这一节以一个两级运放为例，走一遍从偏置设计到仿真验证的完整流程。工具用Cadence ADE，这是工业界最主流的模拟设计环境。

8.1.13 设计规格与管子参数计算

假设拿到如下设计任务：

电源电压：3.3V
开环增益：≥ 80 dB
单位增益带宽：≥ 50 MHz
相位裕度：≥ 60°
负载电容：2 pF
压摆率：≥ 30 V/μs
功耗：≤ 1 mW

第一步，根据压摆率和负载电容确定尾电流：

\[ I_{tail} = \text{SR} \cdot C_c \]

取 \(C_c = 1\text{ pF}\)（负载电容的一半），得到 \(I_{tail} = 30\text{ μA}\)。总功耗预算1 mW，3.3V电源下总电流约300 μA，尾电流30 μA是合理的。

第二步，根据GBW确定输入对管的跨导：

\[ \text{GBW} = \frac{g_{m1}}{2\pi C_c} \]

代入GBW = 50 MHz，\(C_c = 1\text{ pF}\)，得到 \(g_{m1} = 2\pi \times 50\text{ MHz} \times 1\text{ pF} \approx 314\text{ μS}\)。

输入对管的 \(g_m\) 与偏置电流的关系：

\[ g_m = \frac{2I_D}{V_{ov}} \]

每个输入管分到 \(I_D = 15\text{ μA}\)，取 \(V_{ov} = 200\text{ mV}\)，得到 \(g_m = 150\text{ μS}\)。不够，需要加大电流或减小过驱动电压。把 \(V_{ov}\) 降到150 mV，\(g_m = 200\text{ μS}\)，还是不够。把尾电流提到40 μA，每个管子 \(I_D = 20\text{ μA}\)，\(V_{ov} = 150\text{ mV}\)，\(g_m = 267\text{ μS}\)。接近了，但GBW可能略低于50 MHz。再调：尾电流50 μA，\(V_{ov} = 150\text{ mV}\)，\(g_m = 333\text{ μS}\)，GBW ≈ 53 MHz，达标。

设计是一个反复迭代的过程。每次调整都要重新检查所有指标，看有没有顾此失彼。

晶体管的宽长比由 \(I_D\) 和 \(V_{ov}\) 决定：

\[ \frac{W}{L} = \frac{2I_D}{\mu_n C_{ox} V_{ov}^2} \]

以0.18 μm工艺为例，\(\mu_n C_{ox} \approx 400\text{ μA/V}^2\)，代入 \(I_D = 25\text{ μA}\)，\(V_{ov} = 150\text{ mV}\)，得到 \(W/L \approx 22\)。取 \(L = 0.5\text{ μm}\)（比最小沟道长，提高增益），\(W = 11\text{ μm}\)。

图4：计算运放各晶体管参数

8.1.14 偏置电路设计

运放内部的每个晶体管都需要工作在正确的直流工作点上。偏置电路的作用就是产生这些直流电压和电流，并且对温度变化和工艺偏差有一定的鲁棒性。

偏置设计的原则是：先定电流，再定电压。通常用一个基准电流源（带隙基准或外部电阻），通过电流镜复制到运放的各个支路。

图5：将静态电流分配到运放的各个支路中，使运放工作在合适的直流点上，以满足设计要求。

以两级运放为例，需要偏置的支路有：

输入差分对的尾电流源
第一级有源负载的偏置
第二级放大管的偏置
密勒补偿的调零电阻（如果有的话）

每个电流镜的复制精度取决于镜像管的 \(V_{DS}\) 是否一致。两个管子 \(V_{DS}\) 不同，即使 \(W/L\) 比例正确，镜像电流也会有偏差。这就是为什么cascode电流镜比简单电流镜精度高——它把 \(V_{DS}\) 的变化隔离了。

偏置电路设计完成后，跑一次DC仿真，检查所有晶体管是否工作在饱和区。这是最基础的检查，也是最重要的。管子不在饱和区，后面的一切分析都是空中楼阁。

8.1.15 原理图搭建

在Cadence中搭建运放原理图，需要用到 analogLib 库中的 nmos4、pmos4 等器件模型，以及 vdc（直流电压源）、idc（直流电流源）等激励源。

图6：建立运放电路原理图

搭建完成后，为运放创建一个Symbol（符号），后续仿真时可以把运放当作一个模块来调用，就像课本里看到的那个三角形符号一样。

图7：建立运放Symbol

图8：运放Symbol

8.1.16 直流仿真：工作点验证

打开ADE，选择 dc 分析。仿真完成后，查看每个管子的工作状态。

DC仿真要检查的几件事：

所有管子是否在饱和区（region = 2）
各支路电流是否与设计值一致
输出共模电平是否正确（通常设计在 \(V_{DD}/2\)）
功耗是否在预算内

某个管子不在饱和区，先别急着改尺寸。检查它的 \(V_{GS}\) 和 \(V_{DS}\)，看是偏置电压给错了，还是管子尺寸不合适。很多时候问题出在电流镜的复制比例上——镜像管的 \(W/L\) 算错了，电流偏大或偏小，导致 \(V_{DS}\) 偏离设计值。

DC仿真通过后，记录下各节点的直流电压。这些数据在后面AC仿真中会用到——比如确认输入管的 \(g_m\) 是否与设计值吻合。

8.1.17 交流仿真：增益与相位裕度

AC仿真的目的是提取运放的开环增益、带宽和相位裕度。方法是在运放的反馈环路中插入一个巨大的电感（比如1 GH）和电容（1 GF），构成“stb”测试结构。电感隔断直流反馈但导通交流，电容导通直流但隔断交流——直流工作点不变，但交流信号走的是开环路径。

在ADE中选择 stb 分析，扫描频率从1 Hz到1 GHz，提取环路增益和相位。

图9：运放交流小信号测试电路

仿真结果应该能看到：

低频增益：80 dB以上
单位增益频率（0 dB交叉点）：约50 MHz
相位裕度：60°以上

相位裕度不够，检查补偿电容。增大 \(C_c\) 会降低带宽但提高相位裕度——这是经典的权衡。增益不够，检查输入对管的 \(g_m\) 和第二级的增益。

图10：运放的总体增益

8.1.18 瞬态仿真：压摆率与建立时间

瞬态仿真验证运放的大信号行为。给运放接成单位增益缓冲器（输出直接连反相输入端），输入端加一个阶跃信号，观察输出波形。

压摆率的测量方法：在输出波形的线性上升段，计算 \(dV/dt\)。设计值是30 V/μs，实测应该接近这个数字。差很多的话，检查尾电流是否偏小，或者补偿电容是否偏大。

建立时间的测量：从阶跃开始到输出稳定在最终值0.1%误差带内的时间。这个指标对ADC应用特别重要。建立时间过长，可能是相位裕度不足导致振铃——输出在目标值附近来回震荡，迟迟不收敛。

瞬态仿真还能暴露一些DC/AC仿真看不出来的问题，比如：

输出是否出现过冲（overshoot）
是否发生振荡
大信号下是否出现非线性行为（比如输出被电源轨限幅）

8.1.19 其他仿真：共模抑制比与电源抑制比

CMRR的仿真方法：把运放接成差分放大器，两个输入端短接后加共模小信号，测输出增益 \(A_{cm}\)，然后用 \(A_{v0}/A_{cm}\) 计算CMRR。

PSRR的仿真方法类似：在电源端加小信号，测电源到输出的增益。

这两个指标不够好，通常的改进手段是：

增大尾电流源的输出阻抗（用cascode）
改善输入对管的匹配（版图层面）
增加电源滤波（片上去耦电容）

8.1.20 工艺角与蒙特卡罗仿真

单点仿真通过只是第一步。芯片制造出来，工艺参数会有波动——晶体管的阈值电压、氧化层厚度、沟道长度都会偏离标称值。设计必须保证在所有工艺角下都能工作。

工艺角通常包括：TT（典型）、SS（慢-慢）、FF（快-快）、SF、FS。在ADE中设置工艺角，然后分别跑AC和瞬态仿真，看增益、带宽、相位裕度是否仍然满足规格。

蒙特卡罗仿真是更全面的验证——它对每个器件参数引入随机偏差，模拟真实芯片的统计分布。跑200次蒙特卡罗仿真，会看到增益的分布范围、相位裕度的分布范围。某些样本不满足规格，说明设计余量不够。

在某次流片测试中，一个团队设计的运放TT工艺角下相位裕度65°，看起来不错。但蒙特卡罗仿真发现，有5%的样本相位裕度低于45°，会导致闭环不稳定。原因是对管失配引入的失调改变了工作点，使某些管子的 \(g_m\) 偏离设计值。后来他们加大了输入对管的面积，失配减小，问题解决。

8.1.21 仿真收敛问题与调试技巧

仿真不收敛是家常便饭。常见的原因和解决办法：

节点悬空：某些节点没有直流路径到地或电源。检查电路连接，特别是偏置网络。
初始条件不合适：瞬态仿真时，初始工作点偏离稳态太远，仿真器可能无法收敛。设置合理的初始条件，或者先跑DC仿真得到工作点，再以此为起点跑瞬态。
模型不收敛：某些MOSFET模型在特定偏置点下可能不收敛。尝试改用更稳定的模型版本，或者调整仿真器的迭代次数限制。
时间步长过小：电路中有极快的时间常数时，仿真器会强制使用很小的步长，导致仿真时间过长甚至不收敛。检查是否有过小的电容或电感。

调试技巧：把大电路拆成小块，分别仿真验证。先单独仿真偏置电路，确认电流镜工作正常；再仿真输入级，确认差分对的增益和共模范围；最后把各级连起来做整体仿真。分而治之，问题定位快得多。

图11：CMOS模拟集成电路设计流程

8.1.22 设计实例：从规格到流片

前面讲的是方法论，这一节看一个完整的实例，把前面所有内容串起来。

假设要设计一个用于12位流水线ADC的残差放大器。系统规格如下：

电源电压：1.8V
闭环增益：4（即12 dB）
建立精度：12位（即0.024%）
建立时间：10 ns（到0.024%误差带）
输出摆幅：±0.8V
负载电容：1.5 pF（含采样电容和寄生）

8.1.23 指标分解

从建立精度反推需要的开环增益。闭环增益误差近似为：

\[ \text{误差} \approx \frac{1}{A_{v0}\beta} \]

\(\beta = 1/4\)（反馈系数），要求误差 < 0.024%，得到：

\[ A_{v0} > \frac{4}{0.00024} \approx 16667 \approx 84.4\text{ dB} \]

开环增益至少85 dB。两级运放能做到，折叠共源共栅勉强（需要加增益增强），所以选两级运放。

建立时间10 ns，意味着单位增益带宽大约需要：

\[ f_{GBW} \approx \frac{4}{2\pi \cdot t_s} \approx 64\text{ MHz} \]

考虑到建立过程中还有压摆阶段，实际需要的GBW更高，取100 MHz留余量。

压摆率的要求：输出摆幅1.6V（±0.8V），建立时间10 ns，假设压摆阶段占一半时间：

\[ \text{SR} \geq \frac{0.8\text{ V}}{5\text{ ns}} = 160\text{ V/μs} \]

这个压摆率要求很高，尾电流需要：

\[ I_{tail} = \text{SR} \cdot C_c = 160\text{ V/μs} \times 1\text{ pF} = 160\text{ μA} \]

功耗预算？1.8V × 总电流。总电流500 μA的话，功耗0.9 mW。对于ADC里的残差放大器，这个功耗可以接受。

8.1.24 电路实现

输入级用PMOS差分对——为什么？输入共模电平接近地（残差放大器的输入来自MDAC的输出，共模电平通常设在 \(V_{DD}/2\) 以下），PMOS输入对允许输入共模电平低至 \(V_{SS}\)。

第二级用NMOS共源放大器，提供额外增益和大摆幅输出。

补偿电容 \(C_c\) 取1 pF，调零电阻用工作在深三极管区的NMOS管实现，电阻值可调。

8.1.25 仿真验证

搭建原理图后，按以下顺序仿真：

DC仿真：确认所有管子饱和，各支路电流正确
AC仿真（stb）：提取开环增益、GBW、相位裕度
瞬态仿真：单位增益缓冲器接法，输入阶跃，测压摆率和建立时间
工艺角仿真：TT/SS/FF三个角，确认指标全部满足
蒙特卡罗仿真：200次，确认良率 > 99%

图12：完成运放3dB带宽计算的设置

仿真中常见的问题和解决办法：

相位裕度不足：增大 \(C_c\)，但带宽会降。带宽不够的话，需要增大输入对管 \(g_m\)（加大尾电流或增大 \(W/L\)）。
建立时间过长：检查压摆率是否达标。压摆率够但建立慢，可能是相位裕度不足导致振铃。
输出摆幅不够：检查第二级输出管的 \(V_{DSAT}\)。输出管过驱动电压太大，减小 \(W/L\) 或增大偏置电流。

8.1.26 版图注意事项

仿真通过后，进入版图设计阶段。运放的版图有几个关键点：

输入对管匹配：用共质心布局，周围加虚拟器件（dummy），减小失配。
电流镜匹配：同样用共质心布局，注意 \(V_{DS}\) 的一致性。
补偿电容位置：靠近第二级输入，减小寄生。
电源去耦：在运放附近放置去耦电容，减小电源噪声。

版图完成后，还要做寄生提取（LVS/RCX），然后重新仿真——带上寄生参数的仿真结果通常会比原理图仿真差一些。性能下降太多的话，可能需要回到原理图阶段调整设计。

这个过程可能要迭代好几轮。最快的团队三轮迭代搞定，慢的十轮也不稀奇。关键是要有系统的方法：每次迭代记录下哪些参数变了、性能怎么变，积累经验数据。

8.1.27 本章小结

运放设计没有标准答案，但有一条清晰的路径：从指标出发，选架构，定偏置，仿真验证，迭代优化。每一步都有对应的工具和技巧。

指标定义阶段，要理解每个参数的物理含义和它们之间的权衡——增益和带宽对立，速度和功耗对立，噪声和速度对立。架构选择阶段，要根据指标约束和应用场景，在两级运放、折叠共源共栅、电流镜OTA之间做选择。仿真验证阶段，DC仿真查工作点，AC仿真查增益带宽，瞬态仿真查大信号行为，工艺角和蒙特卡罗仿真查鲁棒性。

设计运放像做菜——菜谱是死的，但火候、调味、食材的新鲜程度，每一样都需要经验。每次设计都会积累一些判断依据：知道 \(g_m\) 给多少合适，知道 \(C_c\) 取多大能平衡带宽和相位裕度，知道哪些节点容易出问题。建议记录每次设计的参数调整和性能变化，这些数据比任何教科书都更有参考价值。

下一章讨论噪声与失真分析。运放设计出来，增益带宽都达标了，但噪声太大、失真太高，系统性能还是上不去。噪声和失真的分析与优化，是运放设计进阶的必修课。