第14章先进工艺与器件仿真

14.1 先进工艺节点概述

14.1.1 从平面到三维：FinFET的兴起

集成电路工艺的特征尺寸在2010年前后进入28nm节点后，平面CMOS器件遇到了一个难以回避的物理障碍：栅氧厚度已减薄至1nm量级，而沟道掺杂浓度的持续提高导致载流子迁移率退化、阈值电压波动加剧。更棘手的是，当栅长缩短至20nm以下时，栅极对沟道的静电控制能力显著下降，亚阈值泄漏电流急剧增大，器件的关断特性恶化到难以接受的程度。

2011年，Intel在22nm节点率先将FinFET（鳍式场效应晶体管）投入量产。FinFET的核心思路是把沟道从平面“立起来”，形成一个被栅极三面环绕的鳍状结构。这种三维结构增强了栅极对沟道的静电控制，显著抑制了短沟道效应。从器件物理角度看，FinFET的等效栅控能力可以用如下关系近似描述：

\[ \frac{\Delta V_{th}}{\Delta V_{ds}} \propto e^{-\pi L_g / 2\lambda} \]

其中 \(\lambda\) 为特征长度，对于三面栅结构，\(\lambda\) 近似为：

\[ \lambda = \sqrt{\frac{\varepsilon_{Si}}{3\varepsilon_{ox}} \cdot t_{Si} \cdot t_{ox}} \]

式中 \(t_{Si}\) 为鳍宽，\(t_{ox}\) 为栅氧厚度。相比平面器件，FinFET的特征长度更短，意味着在同样的栅长下具有更好的亚阈值特性。鳍宽越窄，栅控能力越强，但过窄的鳍会引入显著的量子限制效应和工艺波动。

图1：随着CMOS持续缩小到14nm以下技术节点以后，可以通过在垂直方向形成沟道来增强沟道电流，形成所谓的FinFET（其工艺流程如图所示，其中在目前14nm工艺节点，采用了间隔墙双重图案化技术来形成鳍片）。

鳍片的制造本身就是一个挑战。在14nm节点，鳍片宽度仅约10nm，高度约30-40nm，且要求侧壁近乎垂直。目前业界普遍采用间隔墙双重图案化（Self-Aligned Double Patterning，SADP）技术来实现如此精细的图形。SADP利用一次光刻定义较宽的芯轴，再通过沉积间隔墙并在选择性刻蚀后去除芯轴，最终得到间隔墙间距一半的鳍片图形。这一工艺的均匀性直接决定了鳍片宽度的波动，进而影响器件阈值电压的匹配特性。

图2：当代先进CMOS器件结构示意图

14.1.2 高k金属栅（HKMG）技术

与FinFET几乎同步推进的另一项关键技术是高k金属栅（High-k Metal Gate，HKMG）。传统多晶硅栅极配合二氧化硅栅氧在45nm节点以下面临两个问题：一是栅氧厚度减薄至1.2nm以下时，直接隧穿电流急剧上升，静态功耗无法接受；二是多晶硅栅极的耗尽效应使等效栅氧厚度增加约0.3-0.5nm，限制了器件尺寸的进一步缩小。

HKMG技术用二氧化铪（HfO₂）等介电常数远高于SiO₂的材料替代栅介质，同时用金属材料替代多晶硅栅极。HfO₂的相对介电常数约为20-25，是SiO₂（3.9）的5-6倍，因此可以在保持相同等效氧化层厚度（EOT）的同时使用更厚的物理厚度，从而抑制隧穿电流。等效氧化层厚度的计算公式为：

\[ EOT = t_{high-k} \cdot \frac{\varepsilon_{SiO_2}}{\varepsilon_{high-k}} \]

例如，为获得1nm的EOT，使用HfO₂时物理厚度仅需约5nm，而SiO₂则需要1nm——后者已经薄到无法有效阻挡隧穿电流。

金属栅极的选择也经历了一个演变过程。早期HKMG方案采用多晶硅栅极与高k介质直接接触，但多晶硅与HfO₂之间存在费米能级钉扎效应，导致阈值电压难以调节。Intel在45nm节点率先采用先栅（Gate-First）方案，在源漏注入前完成栅极堆叠，工艺相对简单，但栅极堆叠必须承受后续源漏退火的高温，对金属功函数的稳定性要求苛刻。TSMC从28nm节点开始转向后栅（Gate-Last）方案，先制作伪栅极完成源漏工艺，再将其替换为金属栅极，热预算宽松得多，功函数金属的选择余地更大。目前主流代工厂普遍采用后栅方案。

图3：当代CMOS集成电路材料与器件结构的演进

14.1.3 工艺节点的代际演进

从28nm到7nm，每一代工艺节点的推进都伴随着器件结构和材料体系的变革。28nm节点仍以平面器件为主，部分产线引入HKMG；16/14nm节点全面转向FinFET；10nm节点鳍片间距进一步缩小；7nm节点开始采用极紫外光刻（EUV）的部分层次；5nm及以下节点则依赖EUV实现更精细的图形化。

图4：集成电路制造工艺技术发展趋势

工艺节点推进对模拟设计者而言，性能提升与挑战并存。FinFET器件在数字电路中的优势明显——更高的驱动电流、更低的泄漏功耗、更好的开关特性——但模拟设计面临的困难同样具体。输出电阻降低导致共源极本征增益从平面工艺的约30dB下降到FinFET时代的约20dB，设计者不得不更多地依赖cascode结构来恢复增益。栅极泄漏电流虽然减小，但体二极管泄漏和栅致漏极泄漏（GIDL）变得显著，在采样保持电路中可能导致电荷泄漏误差。器件匹配特性因鳍片数量的离散化而恶化，一个最小尺寸的器件可能只有1-2根鳍片，失配特性不再遵循简单的面积倒数关系。

14.2 器件建模与参数提取

14.2.1 BSIM-CMG模型框架

器件模型的精度直接决定了电路仿真的可信度。在先进工艺节点，传统的BSIM3/BSIM4模型基于平面器件结构推导，无法描述FinFET的三维沟道效应。为此，加州大学伯克利分校的器件研究组开发了BSIM-CMG（Common Multi-Gate）模型，专用于多栅器件（包括FinFET和全包围栅纳米线器件）的电路仿真。

BSIM-CMG模型的核心改进体现在以下几个方面。首先，它引入了鳍片几何参数（鳍高 \(H_{fin}\)、鳍宽 \(W_{fin}\)、鳍数 \(N_{fin}\)）作为独立变量，使模型能够直接反映工艺尺寸变化对电学特性的影响。其次，模型考虑了体效应和量子限制效应对阈值电压的修正：

\[ V_{th} = V_{th0} + \Delta V_{th}^{QME} - \eta \cdot V_{ds} \]

其中 \(\Delta V_{th}^{QME}\) 为量子力学效应引起的阈值电压偏移，\(\eta\) 为漏致势垒降低（DIBL）系数。在FinFET中，由于栅控增强，DIBL系数通常比平面器件小一个数量级。

BSIM-CMG还改进了对沟道长度调制的描述。FinFET的输出电阻特性与平面器件有本质差异，这源于鳍片侧壁与顶部的栅控差异以及源漏串联电阻的贡献。模型通过引入独立的沟道长度调制因子和源漏电阻模型来捕捉这些效应，使仿真器能够准确预测FinFET在饱和区的输出阻抗——这对模拟设计中的增益估算至关重要。

14.2.2 模型参数的分层提取

BSIM-CMG模型包含数百个参数，这些参数不可能全部通过直接测量获得。实际工程中采用分层提取策略：先通过TCAD仿真校准物理参数，再结合硅片实测数据拟合电学参数。

参数提取的第一步是确定几何参数。鳍片宽度、高度和间距通过扫描电子显微镜（SEM）和透射电子显微镜（TEM）测量获得。这些几何参数直接输入模型作为固定值。第二步是提取本征电学参数，包括阈值电压、有效迁移率、饱和速度等，通常通过不同沟道长度和宽度的测试结构进行I-V特性测试，再通过数值优化算法拟合模型参数。

第三步是提取寄生参数。FinFET的寄生电容和电阻对电路性能影响显著，特别是在射频和高速模拟电路中。栅极与源漏之间的边缘电容、鳍片底部与衬底之间的耦合电容都需要通过专门设计的测试结构来表征。这些寄生参数通常以查表形式或等效电路形式附加在BSIM-CMG核心模型之外。

图5：描述一个MOSFET参数特性的仿真文件示意

14.2.3 模型验证与精度评估

模型验证是参数提取后不可省略的环节。验证流程通常包括三个层次：单器件级验证、电路级验证和统计性验证。

单器件级验证将模型仿真结果与实测I-V曲线进行对比，检查各工作区的误差是否在可接受范围内。对模拟设计而言，重点关注饱和区输出电导、跨导的线性度以及亚阈值区的斜率。电路级验证则通过简单电路（如反相器环振、差分对、电流镜）的仿真与实测对比来检验模型在真实工作条件下的准确性。

统计性验证针对工艺波动。同一晶圆上不同位置的器件，其电学参数存在随机差异。模型需要能够描述这种差异的统计分布，通常通过定义模型参数的方差和相关性来实现。这一部分内容将在14.3节详细展开。

14.3 工艺变化与电路仿真

14.3.1 工艺角（Process Corner）仿真

工艺角仿真是模拟电路设计中最基本的鲁棒性验证手段。工艺角描述了工艺波动中若干极端组合情况，设计者通过在这些极端条件下仿真电路性能，确保设计在工艺波动范围内都能满足规格要求。

传统平面工艺中，工艺角通常定义为NMOS和PMOS的阈值电压（或饱和电流）的快慢组合，形成TT（典型-典型）、FF（快-快）、SS（慢-慢）、FS（快-慢）、SF（慢-快）五个标准角。代工厂在工艺库中为每个角提供对应的模型参数集，设计者只需切换模型文件即可完成不同工艺角下的仿真。

FinFET工艺的工艺角定义比平面工艺更复杂。鳍片宽度的波动、鳍片高度的变化、栅极临界尺寸（CD）的偏移都会影响器件性能。先进工艺节点的工艺角不再局限于五个标准角，而是引入了更多维度的变化，例如：

逻辑工艺角：覆盖数字电路的时序要求
模拟工艺角：针对模拟性能（如失配、噪声）的极端情况
射频工艺角：考虑寄生电容和电感的波动

先进工艺中不同器件类型（如厚栅氧I/O器件与薄栅氧核心器件）的工艺角可能独立变化，设计者需要根据电路的实际使用场景选择合理的工艺角组合。

14.3.2 蒙特卡洛仿真

工艺角仿真只能覆盖有限的极端组合，无法描述器件参数在统计意义上的分布特性。蒙特卡洛仿真通过随机采样模型参数的统计分布，对电路进行大量重复仿真，从而获得电路性能指标的概率分布。

蒙特卡洛仿真的数学基础是概率论中的大数定律。假设电路性能指标 \(y\) 是模型参数 \(\mathbf{x}\) 的函数，即 \(y = f(\mathbf{x})\)，其中 \(\mathbf{x}\) 服从联合概率分布 \(p(\mathbf{x})\)。蒙特卡洛方法通过从 \(p(\mathbf{x})\) 中抽取 \(N\) 个样本，计算对应的 \(y\) 值，从而估计 \(y\) 的均值、方差和分布形态：

\[ \hat{\mu}_y = \frac{1}{N}\sum_{i=1}^{N} y_i, \quad \hat{\sigma}_y^2 = \frac{1}{N-1}\sum_{i=1}^{N}(y_i - \hat{\mu}_y)^2 \]

估计精度与样本数的平方根成正比。若需要将均值的标准误差降低一半，样本数需要增加四倍。实际工程中，蒙特卡洛仿真通常需要数百到数千次运行，每次运行包含一次完整的电路仿真。对于大型电路，这一计算开销可能相当可观。

图6：在ADE中，仿真器根据工艺库提供的工艺和失配参数的高斯分布，对一个电路参数进行不同的统计性分析仿真。当仿真结束后，可以利用ADE的数据分析器分析工艺参数变化对所设计电路良率的影响，并及时进行改进，提高设计良率。

14.3.3 工艺波动与失配的建模

蒙特卡洛仿真中使用的统计模型分为两类：全局波动（Global Variation）和局部失配（Local Mismatch）。

全局波动影响同一晶圆上所有器件，表现为工艺参数（如栅氧厚度、掺杂浓度、鳍片宽度）的系统性偏移。这类波动在模型中以“工艺参数”的形式体现，同一仿真中所有器件共享同一组参数值。

局部失配则描述相邻器件之间的随机差异，源于掺杂原子的离散分布、栅极边缘的粗糙度等因素。局部失配是模拟电路设计中最关注的问题之一，因为它直接决定了差分对、电流镜等匹配敏感电路的精度。

在BSIM-CMG模型中，失配通常通过阈值电压和电流因子的随机偏移来建模。经典的Pelgrom模型给出了失配方差与器件面积的关系：

\[ \sigma^2(\Delta V_{th}) = \frac{A_{VT}^2}{W \cdot L} \]

其中 \(A_{VT}\) 为工艺相关的失配系数，\(W\) 和 \(L\) 为器件宽度和长度。对FinFET器件，\(W\) 被替换为有效沟道宽度 \(W_{eff} = N_{fin} \cdot (2H_{fin} + W_{fin})\)。由于鳍片制造工艺的离散性，FinFET的失配特性不仅取决于面积，还受到鳍片数量离散化的影响——鳍片数量越少，失配越大。

14.3.4 统计仿真的工程实践

在Cadence ADE环境中，统计仿真通常按以下流程实施：

在工艺库中选择包含统计信息的模型文件（通常以 mc 或 stat 后缀标识）
设置仿真类型为蒙特卡洛，指定仿真次数和随机种子
选择需要统计分析的电路性能指标（如增益、带宽、失调电压）
运行仿真并查看统计结果，包括直方图、均值、标准差和良率估计

仿真完成后，设计者需要判断电路性能的统计分布是否满足规格要求。若良率不足，则需要通过灵敏度分析找出影响最大的器件，进行尺寸调整或电路结构优化。

蒙特卡洛仿真不能替代工艺角仿真。工艺角仿真提供的是性能的“最坏情况”边界，而蒙特卡洛仿真提供的是性能的统计分布。两者结合使用，才能全面评估设计的鲁棒性。工程实践中通常先进行工艺角仿真确认电路在所有极端条件下功能正确，再进行蒙特卡洛仿真评估良率。

14.3.5 先进工艺下的仿真挑战

FinFET和HKMG工艺给电路仿真带来了若干新的挑战。

BSIM-CMG模型的参数数量比BSIM4多出约30%，仿真收敛难度也随之增大。特别是在强反型与弱反型过渡区、以及器件从饱和区进入线性区的边界处，模型方程的非线性更强，需要仿真器采用更精细的步长控制策略。仿真器在模型编译阶段对BSIM-CMG方程进行预分析和简化，在数值求解阶段采用自适应步长和多级Newton迭代策略来应对。

FinFET的鳍片结构引入了复杂的寄生电容网络，栅极与源漏之间的边缘电容、鳍片之间的耦合电容在高频下对电路性能的影响不容忽视。在仿真设置中，需要正确配置寄生参数提取的层次——是从版图提取（LPE）还是使用工艺库提供的预估寄生。射频电路设计者尤其需要关注这一点，因为寄生电容的误差会直接反映在匹配网络和谐振频率的仿真结果上。

可靠性效应的建模需求也在增加。偏置温度不稳定性（BTI）和热载流子注入（HCI）引起的器件退化在先进工艺节点更加显著。这些效应导致器件参数随时间漂移，影响电路的长期稳定性。目前主流的可靠性仿真工具通过将退化量映射为阈值电压和迁移率的偏移来建模，但精度仍有待提高。

统计仿真的计算成本是另一个现实问题。FinFET工艺中，同一电路可能需要在数十个工艺角和数千次蒙特卡洛仿真中验证，每次仿真又需要处理更复杂的模型方程。对于大型模拟电路（如高速ADC的模拟前端），一次完整的统计验证可能需要数天甚至数周的仿真时间。工程实践中常用的缓解手段包括：使用拉丁超立方采样替代纯随机采样以减少仿真次数，利用分布式计算并行运行多个仿真任务，以及采用基于代理模型的良率估计方法。

图7：描述语言的精度与仿真速度（上图摘自Cadence用户手册）

现代仿真器在统计仿真阶段引入了重要性采样和马尔可夫链蒙特卡洛等加速算法。设计者需要理解这些工具背后的原理，才能正确设置仿真参数并判断结果的可靠性。例如，了解自适应步长控制的基本逻辑，就能明白为什么在器件开关沿附近需要减小步长，以及如何设置仿真精度参数来平衡速度与准确度。

本章讨论的先进工艺器件建模与仿真方法，直接服务于后续版图设计阶段的寄生提取和系统级仿真。下一章将讨论版图设计中的具体问题，包括器件布局对匹配的影响、寄生参数的提取方法，以及版图后仿真的实施流程。