第15章 版图设计与寄生提取
前几章讨论的器件模型、仿真方法和电路拓扑，最终都要通过版图转化为可制造的几何图形。版图绘制会引入寄生电阻、电容和电感，这些在原理图中不存在。走线、接触孔和金属层堆叠都会产生寄生参数，在高频或高精度应用中足以改变电路行为，甚至使精心设计的电路完全失效。
本章讨论版图设计的基本规则、寄生参数的来源与提取方法，以及它们对电路性能的具体影响。本章内容需结合版图工具和仿真方法理解。
15.1 版图设计基础
15.1.1 版图层次与工艺约束
集成电路版图由一系列几何图形组成，每个图形归属于特定的工艺层。以标准CMOS工艺为例，主要层次包括：有源区（AA）、多晶硅栅（POLY）、N阱（NW）、P阱（PW）、接触孔（CT）、金属层（M1—Mx）以及通孔（V1—Vx-1）。各层图形的几何尺寸和相互位置关系必须满足工艺厂提供的设计规则（Design Rule）。
设计规则由工艺厂根据光刻分辨率、刻蚀偏差和对准精度制定，平衡可制造性和良率。规则定义了三类基本约束：最小宽度（Minimum Width）、最小间距（Minimum Spacing）和最小包围（Minimum Enclosure）。以0.18μm工艺为例，多晶硅最小宽度通常为0.18μm，金属1最小间距约为0.24μm，接触孔必须被金属和有源区至少包围0.05μm。这些数值直接来自光刻机的极限分辨率和刻蚀工艺的横向钻蚀量。工艺厂在流片测试后，根据良率统计数据调整规则——规则过松则芯片面积浪费，过紧则良率下降。
图1：版图设计规则示意图
设计规则检查（DRC）是版图验证的第一步。所有商业版图工具都内置了工艺厂提供的规则文件，设计者完成绘制后运行DRC，工具会报告所有违反规则的图形位置和类型。DRC通过并不代表版图可用——它只保证版图可制造，不保证电路性能达标。一个DRC干净的版图可能因为走线过长、匹配不良或寄生过大而无法满足电路指标，这正是本章后续要讨论的内容。
15.1.2 匹配技术
模拟电路中有大量需要精确匹配的器件对：差分输入对管、电流镜的镜像管、电阻分压网络等。器件失配来源于工艺偏差的随机性和系统性成分。随机失配与器件面积成反比，由掺杂浓度的统计涨落引起；系统失配则由版图位置、方向、周围环境的不对称导致。一个简单的例子：晶圆边缘的刻蚀速率与中心不同，如果两个匹配管分别放在晶圆的不同位置，它们的尺寸就会产生系统偏差。
共质心布局（Common-Centroid Layout）是抑制系统失配的经典方法。以差分对管为例，将两个晶体管分别拆分为两个并联子器件，交叉放置在公共质心周围。这种布局使工艺梯度（如氧化层厚度沿晶圆径向的变化）对两个器件的影响对称化。图15-2展示了一个简单的共质心布局结构。
flowchart TD
A[器件M1] --> B[拆分为M1a和M1b]
C[器件M2] --> D[拆分为M2a和M2b]
B --> E[对角放置M1a和M2a]
D --> F[对角放置M1b和M2b]
E --> G[质心重合]
F --> G
匹配技术还包括其他手段。添加虚拟器件（Dummy Device）可保持刻蚀环境一致——边缘器件的刻蚀速率与内部器件不同，虚拟器件让所有真实器件都处于相同的刻蚀环境中。敏感器件应远离功率器件和衬底噪声源，因为功率器件的开关会在衬底中注入大量载流子，改变附近器件的衬底电位。所有管子方向一致，避免因晶圆各向异性导致的参数差异。金属连接路径相同，减少电迁移和压降差异——两条路径如果长度不同，电阻就不同，流过的电流也会不同。
对于电阻匹配，除了共质心布局外，还需要注意电阻条的宽度不能太小，否则边缘粗糙度的影响增大；电阻条之间的间距必须一致，因为间距影响热耦合和刻蚀负载效应。多晶硅电阻的匹配精度通常在±1%以内，而精心设计的共质心电阻网络可以达到±0.1%的匹配度。这个精度差异在实际电路中的意义很大：一个12位DAC的电阻网络需要后者的匹配度，而一个5%精度的偏置电路用前者就够了。
15.2 寄生参数提取
15.2.1 寄生电阻的来源与计算
版图中的寄生电阻主要来自三个方面：互连金属线的电阻、接触孔和通孔的电阻、以及器件本身的源漏扩展电阻。
金属线电阻可以用方块电阻的概念估算。设金属薄层的方块电阻为 \(R_{\square}\)（单位 \(\Omega/\square\)），则长为 \(L\)、宽为 \(W\) 的金属线的电阻为：
\(R = R_{\square} \cdot \frac{L}{W}\)
以0.18μm工艺的金属1为例，典型方块电阻约为 \(0.08\ \Omega/\square\)。一条宽 \(0.24\ \mu m\)、长 \(100\ \mu m\) 的金属线，其电阻约为 \(33\ \Omega\)。这个数值对于驱动低阻抗负载的输出级来说已经不可忽略。相比之下，同样尺寸的金属6（顶层厚金属）方块电阻只有约 \(0.03\ \Omega/\square\)，这也是为什么关键信号和电源走线通常使用高层金属。
接触孔和通孔的电阻通常在几欧姆到几十欧姆之间，取决于孔的大小和数量。设计规则一般要求关键信号路径上使用多个并联孔以降低电阻。一个 \(0.2 \times 0.2\ \mu m\) 的接触孔电阻约为 \(5\ \Omega\)，并联四个孔可将电阻降到 \(1.25\ \Omega\) 左右。这里有个工程上的权衡：孔越多电阻越低，但占用面积越大，而且孔与孔之间的电流分布并不均匀——边缘的孔承担更多电流，所以四个孔并联的实际电阻并不是精确的 \(5/4\ \Omega\)。
现代寄生提取工具（如Synopsys StarRC、Cadence Quantus）采用场求解器或模式匹配算法，从版图几何信息出发计算寄生电阻网络。提取结果以SPICE格式的网表输出，包含每个节点的寄生电阻和节点间的耦合电容。
15.2.2 寄生电容的机理与提取
寄生电容比寄生电阻更复杂，因为它涉及多个耦合路径。主要电容分量包括：
平行板电容：相邻金属层之间的电容，由重叠面积和层间介质厚度决定：
\(C_{pp} = \varepsilon_{ox} \cdot \frac{A}{t_{ox}}\)
其中 \(\varepsilon_{ox}\) 是氧化层介电常数（约为 \(3.9 \varepsilon_0\)），\(A\) 是重叠面积，\(t_{ox}\) 是层间介质厚度。0.18μm工艺中金属1到金属2的层间介质厚度约为 \(0.6\ \mu m\)，单位面积电容约为 \(0.06\ fF/\mu m^2\)。这个数值看起来很小，但如果一条信号线在10μm的长度上与另一条线完全重叠，就会产生约0.6fF的电容——在高速电路中这已经足以影响时序。
边缘电容：同一层相邻金属线之间的耦合电容，与线间距成反比。对于间距等于最小间距的平行长线，边缘电容可能超过平行板电容。0.18μm工艺中金属1最小间距下的单位长度耦合电容约为 \(0.15\ fF/\mu m\)。一条 \(100\ \mu m\) 长的平行走线，耦合电容达到15fF，这比一个最小尺寸晶体管的栅电容还要大。
栅电容：多晶硅栅与沟道之间的电容，由栅氧化层厚度决定。这部分电容属于器件本征参数，但版图提取时也会计算栅极到源漏的交叠电容。栅极交叠电容在版图上的表现是栅极多晶硅超出有源区的部分——这部分越大，交叠电容越大，但太小的包围又可能造成栅极无法完全覆盖沟道。
图2：金属之间的寄生电容
寄生电容提取的精度取决于所用算法。简单工具使用几何公式近似，精度在±20%以内；场求解器通过求解麦克斯韦方程组获得精确结果，但计算量大，通常只用于关键网络。实际工程中常用层次化提取策略：对全局互连用快速模式匹配，对关键敏感网络用场求解器验证。这种分层策略在大型芯片中很常见——全芯片场求解器的运行时间可能长达数天，而模式匹配只需要几小时。
15.2.3 提取流程与文件格式
寄生提取的流程从版图验证开始。首先运行DRC确保版图无规则违例，然后做版图与原理图一致性检查（LVS），确认版图网络与原理图一致，器件类型、尺寸和连接关系无误。LVS通过后，提取工具根据工艺文件中的RC参数表，从版图几何中提取寄生元件。提取完成后，将寄生参数反标到原理图或生成带寄生的网表。最后用带寄生的网表重新仿真，评估性能偏差。
这五个步骤在实际项目中可能需要迭代多次。第一次后仿真发现的性能问题往往需要修改版图，修改后重新跑DRC、LVS和提取。一个复杂的模拟模块，从初始版图到最终签核，通常要经过五到十轮这样的迭代。
提取结果常用的格式是DSPF（Detailed Standard Parasitic Format）和SPEF（Standard Parasitic Exchange Format）。SPEF是行业标准格式，包含网络名称、寄生电阻电容值以及它们之间的连接关系。后仿真工具可以直接读入SPEF文件，与原理图网表合并后进行时序或频率响应分析。SPEF文件的一个典型特征是它只包含寄生信息，不包含器件信息——器件信息仍然来自原理图网表，两者在仿真时合并。
15.3 版图对电路性能的影响
15.3.1 对速度与带宽的影响
寄生电容对电路速度的影响最直接。以共源放大器为例，输出节点的总电容包括漏极扩散电容、负载电容和互连寄生电容。设本征输出电容为 \(C_{out}\)，互连寄生电容为 \(C_{par}\)，则−3dB带宽为：
\(f_{-3dB} = \frac{1}{2\pi R_{out}(C_{out} + C_{par})}\)
其中 \(R_{out}\) 是输出电阻。如果寄生电容与本征电容相当，带宽将减半。在深亚微米工艺中，互连寄生电容往往超过器件本征电容，成为限制速度的主要因素。一个实际例子：在0.18μm工艺中，一个最小尺寸NMOS管的栅电容约为1fF，而一条100μm长的金属1走线对衬底的电容约为2fF——走线电容是栅电容的两倍。
减小寄生电容的方法包括：使用高层金属（距衬底远，对地电容小）走关键信号线；缩短敏感节点的走线长度；避免在高速节点下方铺设大块有源区。对于差分信号，两条走线应保持对称且尽量靠近，使共模寄生电容相等。这里有个具体的数值对比：金属1对衬底的单位面积电容约为 \(0.1\ fF/\mu m^2\)，而金属5对衬底的电容只有约 \(0.02\ fF/\mu m^2\)——相差五倍。
寄生电阻对速度的影响体现在RC延迟上。设金属线电阻为 \(R_w\)，负载电容为 \(C_L\)，则RC延迟为 \(\tau = R_w C_L\)。对于长走线，这个延迟可能达到数百皮秒，超过门延迟本身。采用宽金属线或高层厚金属可以降低电阻，但会增加面积和层间电容，需要折中。一个典型的高层厚金属方块电阻约为 \(0.03\ \Omega/\square\)，而金属1为 \(0.08\ \Omega/\square\)——同样尺寸的走线，电阻差近三倍。
15.3.2 对功耗的影响
动态功耗的表达式为：
\(P_{dyn} = \alpha f C_{total} V_{DD}^2\)
其中 \(\alpha\) 是翻转因子，\(f\) 是时钟频率，\(C_{total}\) 是总负载电容，\(V_{DD}\) 是电源电压。寄生电容直接增加了 \(C_{total}\)，因此版图优化对降低功耗有直接贡献。
以一个典型的SAR ADC比较器为例，其输入节点电容由栅电容、互连电容和寄生电容组成。如果寄生电容占总电容的30%，那么比较器每次比较的功耗就增加30%。在电池供电的物联网设备中，这种功耗损失直接影响待机时间。一个具体的例子：某款心电监测芯片的模拟前端，输入节点的总电容为2pF，其中寄生电容约0.6pF——这部分电容每周期都要充放电，直接消耗电池能量。
版图层面的省电措施包括：减小高翻转率节点的走线面积；在低翻转率信号线上使用最小宽度金属；合理规划电源网络以减少IR压降，避免因电压裕量不足而被迫提高电源电压。最后一点常被忽略：如果电源网络设计不当，IR压降过大，电路在低电源电压下无法工作，设计者不得不提高标称电压，功耗随之上升。
15.3.3 对噪声性能的影响
寄生参数对噪声的影响体现在两条路径上：一是寄生电阻本身产生热噪声；二是寄生电容为噪声耦合提供通路。
寄生电阻的热噪声电压谱密度为：
\(\overline{v_n^2} = 4kTR\)
一个 \(1\ k\Omega\) 的寄生电阻在室温下产生约 \(4\ nV/\sqrt{Hz}\) 的噪声电压。如果这个电阻位于高阻抗节点，其噪声将被放大。例如，运算放大器输入端的栅极串联电阻，其热噪声直接叠加到输入信号上，无法通过电路设计消除。在低噪声放大器的设计中，输入端的寄生电阻必须控制在几十欧姆以内，否则噪声指标无法达标。
寄生电容引起的噪声耦合在混合信号芯片中尤为严重。数字电路的开关活动通过衬底和电源网络产生噪声，这些噪声通过寄生电容耦合到敏感的模拟节点。一个典型的例子是开关电容滤波器中的时钟馈通：时钟信号通过MOS管栅漏交叠电容耦合到信号路径，在输出端产生毛刺。这个毛刺的幅度与交叠电容成正比，而交叠电容又由版图中栅极超出有源区的尺寸决定——版图设计直接影响时钟馈通的严重程度。
图3：考虑寄生效应，取
抑制噪声耦合的版图技术包括：敏感模拟电路与数字电路分区放置，并加保护环（Guard Ring）隔离；模拟电源和数字电源分开走线，在芯片外部或封装内单点连接；敏感信号线用地线屏蔽；差分信号走线保持紧密耦合，使共模噪声在差分对中抵消。保护环的作用机制是收集衬底中的少数载流子——数字电路注入衬底的噪声载流子在到达模拟电路之前被保护环吸收，而不是直接流入模拟器件的衬底节点。
15.3.4 版图优化实例
以一个两级运算放大器为例说明版图优化过程。该运放采用0.18μm工艺，目标单位增益带宽为500MHz，输入失调电压小于2mV。
初始版图中，输入差分对管采用简单并排布局，未做共质心处理；输出级金属走线宽 \(0.4\ \mu m\)，长 \(200\ \mu m\)；电源线宽 \(1\ \mu m\)。
后仿真结果发现三个问题。输入失调电压达到5mV，超出指标——原因是差分对管的位置不对称，晶圆上的工艺梯度导致两管参数不一致。输出级带宽降至420MHz——原因是输出走线电阻过大，与负载电容形成RC低通。电源电压从1.8V降至1.65V时增益下降超过3dB——原因是电源线上的IR压降过大，导致内部偏置点偏移。
针对性修改如下。输入对管改为共质心交叉布局，并添加虚拟器件，失调电压降至1.5mV。输出级金属走线加宽至 \(1\ \mu m\)，电阻从 \(66\ \Omega\) 降至 \(26\ \Omega\)，带宽恢复至480MHz。电源网络改为树状结构，主干线宽 \(5\ \mu m\)，支线宽 \(2\ \mu m\)，IR压降从120mV降至45mV，低电源电压下的增益下降控制在1dB以内。
这个例子说明，版图优化不是一次性的操作，而是需要在后仿真结果指导下迭代进行。每一轮修改都可能引入新的寄生效应，因此必须反复验证。第一轮修改解决了失调问题，但共质心布局增加了走线长度，可能引入额外的寄生电容——这需要在下一轮仿真中确认。
15.4 本章小结
版图设计将电路原理图转化为物理实现，这一过程引入的寄生参数对电路性能有实质性影响。设计规则保证版图可制造，匹配技术保证器件参数的一致性，而寄生提取则量化了版图引入的额外电阻和电容。
理解寄生参数的影响需要结合电路知识：寄生电容限制带宽、增加功耗、耦合噪声；寄生电阻产生压降、热噪声和RC延迟。版图优化只能控制寄生效应，无法完全消除。设计者的任务是判断哪些寄生参数对当前电路的性能指标有实质影响，并针对性地调整版图。
下一章将讨论系统级仿真与优化，版图后仿真的结果将作为系统级验证的输入。设计者应通过实际项目练习，掌握从原理图到版图再到后仿真的流程。一个完整的项目周期中，版图设计通常占用三分之一到一半的时间，而其中大部分时间花在寄生提取和后仿真的迭代上。