第17章 信号完整性与电磁兼容
上一章完成了版图设计与验证，DRC和LVS通过，GDSII文件导出。但芯片从流片到真正在系统中可靠工作，中间还隔着一道关卡：信号从驱动端出发，经过封装引脚、键合线、PCB走线，到达接收端，这条路径上任何一处阻抗不连续、任何一根相邻走线的耦合、任何一点电源平面的波动，都可能让信号面目全非。本章讨论信号完整性（Signal Integrity, SI）和电磁兼容（Electromagnetic Compatibility, EMC）问题，重点放在与模拟集成电路设计直接相关的部分：片上互连、封装寄生参数、电源分配网络，以及它们与PCB设计的衔接。
这些问题直接影响芯片在系统中的可靠性。一个运放可能被放在满是数字噪声的板上，基准源可能因为电源纹波而输出漂移，时钟线可能成为天线向外辐射。设计者需要在芯片层面就为这些效应留出裕量，而不是等系统测试失败后再回头改版。
17.1.1 传输线效应
17.1.2 从集总参数到分布参数
低频下，一根导线就是一根导线，电流流过它，两端电压相同。高频下情况不同。当信号上升沿时间与信号在走线上的传播延迟可比时，走线不能再视为理想连接点，它变成分布参数系统——一条传输线。
判断走线是否应按传输线处理的经验法则是：走线长度超过信号上升沿对应空间长度的六分之一，就必须考虑传输线效应。信号在PCB上的传播速度约为光速的一半到三分之二，即约 \(15\text{ cm/ns}\)。上升沿1ns的信号，空间长度15cm，六分之一即2.5cm。一根超过2.5cm的走线，对1ns上升沿的信号就是传输线。
芯片内部的情况更严峻。片上互连的传播速度远低于PCB，约为 \(6\text{~}8\text{ cm/ns}\)（受介质和线间距影响），而且片上走线的单位长度电阻远高于PCB走线。一个上升沿100ps的信号，在片上互连中的空间长度只有约0.7cm，六分之一约1.2mm。这意味着芯片内超过1mm的长互连线，对高速信号已经是传输线。现代芯片中，时钟树和高速数据线的走线长度动辄数毫米，片上传输线效应不可忽略。
传输线的核心特征是特性阻抗 \(Z_0\)，由走线几何尺寸和周围介质介电常数决定：
\(Z_0 = \sqrt{\frac{L}{C}}\)
其中 \(L\) 和 \(C\) 分别是传输线单位长度的电感和电容。对于PCB微带线（走线在表面，下面是介质层，再下面是参考平面），特性阻抗大致在25Ω到75Ω之间。片上互连的特性阻抗范围更宽，约20Ω到100Ω，取决于互连层、线宽和周围介质的介电常数。
片上互连与PCB走线有一个关键差异：片上互连的导体损耗显著。铜的体电阻率约为 \(1.7\times10^{-8}\ \Omega\cdot\text{m}\)，PCB走线截面通常是35μm厚、数百μm宽，单位长度电阻很小。片上互连的金属层厚度只有几百纳米，线宽亚微米到数微米，单位长度电阻可达数十到数百Ω/cm。信号在片上长互连中传播时，幅度衰减明显，上升沿被拉缓。这在高频设计中表现为互连带宽受限。
设计者需要记住几个数字。对于0.18μm CMOS工艺，顶层厚金属（通常厚度约1μm）上，1mm长、1μm宽的互连线，单位长度电阻约20Ω/mm，单位长度电容约0.2pF/mm，特性阻抗约50Ω。RC延迟约为 \(0.5\times20\ \Omega/\text{mm}\times0.2\ \text{pF}/\text{mm}\times(1\ \text{mm})^2=2\ \text{ps}\)。这个延迟看似很小，但注意它是随长度平方增长的——5mm长的互连，RC延迟约50ps，已经和高速信号的上升沿相当。
17.1.3 反射与振铃
信号传输路径上出现阻抗不连续时，一部分能量被反射回来。反射系数定义为反射电压与入射电压之比：
\(\Gamma = \frac{Z_L - Z_0}{Z_L + Z_0}\)
\(Z_L\) 是负载阻抗，\(Z_0\) 是传输线特性阻抗。\(Z_L = Z_0\) 时 \(\Gamma = 0\)，无反射，理想情况。\(Z_L = \infty\)（开路）时 \(\Gamma = 1\)，全反射；\(Z_L = 0\)（短路）时 \(\Gamma = -1\)，反相反射。
反射的直接后果是信号失真。未被正确终结的传输线，驱动端发出的信号脉冲在接收端被反射回来，与后续信号叠加，造成过冲、下冲和振铃。过冲指信号超过逻辑高电平门限，下冲指低于逻辑低电平门限。轻微的过冲增加噪声敏感性，严重的过冲可能超过元器件电源电压范围，损坏输入保护二极管甚至芯片本身。
振铃是反射信号在驱动端和接收端之间来回反弹形成的振荡，表现为信号在逻辑门限附近多次穿越，接收端可能把一次跳变误判成多次。
反射的根源包括：过长的布线、未被匹配终结的传输线、过量的电容或电感、阻抗失配。阻抗失配最隐蔽——它来自走线宽度变化、过孔、连接器、封装引脚等任何几何不连续点。
芯片设计者遇到的反射问题与PCB设计者略有不同。片上互连的阻抗控制远不如PCB精确——工艺偏差、金属厚度变化、介质厚度变化都会影响特性阻抗。片上也没有空间为每根信号线加终端电阻。实际设计中，片上长互连更常用的做法是插入中继器（repeater）来分段，每段长度控制在RC延迟可接受的范围内，同时恢复信号幅度和边沿。中继器本身也带来延迟和功耗，需要在速度和功耗之间权衡。
封装是另一个反射源。键合线（bond wire）的寄生电感典型值13nH/mm，倒装焊（flip-chip）的凸点寄生电容约0.10.5pF。这些寄生参数与片上驱动器的输出阻抗、PCB走线的特性阻抗共同构成阻抗不连续点。一个输出阻抗50Ω的驱动器，通过2nH键合线连接到50Ω PCB走线，在信号上升沿1ns时，键合线感抗 \(2\pi fL\) 在500MHz处约6.3Ω，与50Ω相比不算大，但上升沿缩短到100ps时，等效频率3.5GHz，感抗约44Ω，反射就明显了。
17.1.4 终端匹配策略
解决反射的标准方法是终端匹配，让负载阻抗等于传输线特性阻抗。常用方案有几种。
串联匹配（源端匹配）：在驱动端串联电阻，使驱动端输出阻抗加串联电阻等于传输线特性阻抗。功耗最低，适合点对点连接，但接收端仍有反射，只是反射被源端吸收。芯片设计中，驱动器输出阻抗本身可以设计为接近特性阻抗——这就是为什么许多高速I/O标准要求驱动器输出阻抗控制在50Ω±10%。
并联匹配（终端匹配）：在接收端并联到地（或电源）的电阻，阻值等于传输线特性阻抗。完全消除接收端反射，但消耗额外直流功耗。芯片内部的输入匹配电阻通常用多晶硅或MOS管实现，阻值精度受工艺影响，需要校准电路。
交流匹配：接收端串联电容再接地，电容只对高频信号提供低阻抗路径，不影响直流电平。兼顾匹配和功耗，但电容值需根据信号频率选择。芯片内部的交流匹配电容通常用MIM电容或MOS电容实现。
差分信号通常在接收端跨接一个等于差分阻抗的电阻。以太网、USB等高速接口都采用这种方案。芯片设计者需要把匹配电阻做在片内，并考虑工艺偏差——典型做法是使用可调电阻网络，通过上电校准或后台校准把阻值调到目标值。
17.1.5 延时与时序
传输线还有延时影响。信号在PCB上传播速度约 \(15\text{ cm/ns}\)，芯片内部互连线更慢。多个信号并行传输时，走线长度不一致会导致到达时间不同，造成时序错误。
并行总线中这尤其关键。32位数据总线，最长走线比最短长5cm，信号到达时间差约0.33ns。时钟频率高于一定值时，这个偏差导致数据采样错误。
片上时序问题同样严峻。时钟信号从时钟源到各个触发器的传播延迟必须匹配，否则出现时钟偏斜（clock skew）。现代芯片的时钟树综合工具通过平衡各路径的缓冲器数量和走线长度来控制偏斜，但模拟设计者仍需注意：敏感模拟电路与数字电路共享同一时钟源时，时钟路径上的噪声和延迟差异可能转化为模拟性能的下降。
设计者必须确定最坏情况下的时间延时，确保在最恶劣的工艺角、温度和电压条件下时序仍满足要求。高速PCB设计工具带有时序分析功能，芯片设计则依赖STA（静态时序分析）工具。对模拟设计者来说，理解互连延迟的物理来源比掌握工具操作更重要。
17.1.6 串扰与电源完整性
17.1.7 串扰的机制
串扰是相邻信号线之间的寄生耦合。一根信号线跳变时，通过互容和互感在相邻信号线上感应出噪声。互容耦合的噪声电流与信号变化率成正比：
\(I_{耦合} = C_m \frac{dV}{dt}\)
互感耦合的噪声电压与信号变化率成正比：
\(V_{耦合} = L_m \frac{dI}{dt}\)
串扰大小取决于：相邻走线间距、走线长度、信号上升沿时间、参考平面连续性。间距越近、走线越长、上升沿越快，串扰越大。时钟信号频繁跳变，是串扰的主要来源。
片上串扰与PCB串扰的物理机制相同，但有几个特点。片上互连的间距可以小到亚微米，互容和互感系数远高于PCB走线；片上没有参考平面——信号回流通过邻近的电源/地网格，回流路径不完整，串扰更难预测；片上信号摆幅通常只有1V左右，但敏感模拟节点的噪声容限可能只有几毫伏。
一个具体例子：0.18μm工艺中，两条1mm长、间距0.4μm的平行互连线，互容约0.1pF/mm。一条线上1V、上升沿100ps的信号跳变，通过互容耦合到相邻线的噪声电流约 \(0.1\text{ pF}\times10^{10}\text{ V/s}=1\text{ mA}\)。如果相邻线的源阻抗是10kΩ（比如高阻输入节点），耦合噪声电压约10V——当然这是理想化估算，实际中源阻抗、负载电容和耦合方向都会影响结果，但量级足以说明问题：片上串扰对高阻模拟节点是严重威胁。
解决串扰的方法：移开发生串扰的信号线，或屏蔽被严重干扰的信号线。信号线距离地线越近，或加大线间距，都可以减少串扰。PCB设计中常见做法是在关键信号两侧布地线（guard trace），或在相邻层插入完整地平面。芯片设计中，敏感模拟信号线周围加保护环（guard ring），或用地线把模拟信号线与数字信号线隔开，是标准做法。差分信号对也有天然的串扰抑制能力——两根线中的耦合噪声在接收端相减时被抵消。
17.1.8 电源完整性的基本概念
电源完整性（Power Integrity, PI）关注电源分配网络（PDN）上的电压波动。理想情况下，芯片电源引脚应看到恒定电压。现实中，芯片内部大量晶体管同时翻转时，从电源吸取瞬态电流，电流流过电源分配网络的寄生电感产生电压降：
\(\Delta V = L_{PDN} \frac{di}{dt}\)
这个电压降表现为电源轨上的纹波和毛刺，称为电源噪声。超过一定幅度，可能导致逻辑误翻转、模拟电路性能退化，甚至芯片复位。
电源分配网络阻抗是关键指标。目标阻抗定义为：
\(Z_{target} = \frac{\Delta V_{允许}}{I_{瞬态}}\)
设计目标是在关心的频率范围内，PDN阻抗低于目标阻抗。这需要合理设计电源层和地层叠层结构、去耦电容布局和取值、封装和PCB寄生参数控制。
芯片设计者面对的是片内PDN。片内电源网络由多层金属网格构成，每层金属都有电阻和电感。一个0.18μm工艺的芯片，电源网格的方块电阻约0.05~0.1Ω/□，整个芯片的电源网络电阻从几毫欧到几百毫欧不等。当芯片某区域瞬间吸取1A电流时，电源网格上产生几十到几百毫伏的压降——这对1.8V电源是2%~10%的波动，足以影响模拟电路性能。
片内PDN设计的关键是电源网格的密度和层数。高层金属（厚、电阻低）通常用于电源分配，低层金属（薄、电阻高）用于局部连接。电源网格的间距需要根据电流密度和允许压降计算。模拟电路对电源噪声敏感，通常需要单独的电源引脚和片内电源域，与数字电路的电源网络物理隔离。
封装寄生参数对PDN的影响同样重要。键合线电感13nH，倒装焊凸点电感0.050.1nH。一个芯片有几十个电源/地引脚并联，总电感可以降低到0.1nH以下，但仍有影响。瞬态电流变化率1A/ns时，0.1nH电感产生0.1V压降——对低电压芯片是显著波动。这就是为什么高速芯片越来越多采用倒装焊封装，以及为什么片内需要大量去耦电容。
17.1.9 去耦电容策略
去耦电容是抑制电源噪声最常用的手段。原理简单：电容在瞬态电流到来时提供低阻抗路径，维持电源电压稳定。
但真实电容有等效串联电阻（ESR）和等效串联电感（ESL），频率较高时电容呈现感性，失去去耦作用。一个100nF陶瓷电容，ESL为1nH时，自谐振频率：
\(f_{SRF} = \frac{1}{2\pi\sqrt{LC}} = \frac{1}{2\pi\sqrt{1\text{ nH} \times 100\text{ nF}}} \approx 16\text{ MHz}\)
超过这个频率，电容就变成电感。实际设计中需要不同容值搭配——大容值电容对付低频噪声，小容值对付高频噪声，形成多级去耦网络。
芯片内部的去耦电容策略与PCB不同。片内没有空间放100nF电容，但可以利用栅氧化层电容和MIM电容。一个0.18μm工艺的MOS电容，单位面积电容约5fF/μm²，1mm²面积可提供5nF。现代芯片的片内去耦电容总量从几nF到几十nF不等，分布在芯片各处，靠近需要去耦的电路。
片内去耦电容的放置有讲究。电容离噪声源越近，去耦效果越好——寄生电感随距离增加。标准做法是在每个标准单元下方或旁边放置去耦电容，或者在电源网格的交叉点放置。模拟电路通常需要额外的去耦电容——在敏感电路旁边放置专门的大电容，并与数字电路的去耦电容隔离。
片内去耦电容也有局限。栅氧化层电容有电压依赖性和漏电，MIM电容需要额外工艺步骤。更重要的是，片内电容的容量有限，对付低频（<1MHz）噪声效果有限——低频噪声需要PCB上的大容量电解电容或钽电容来处理。片内电容主要对付高频（>10MHz）瞬态噪声。
叠层设计对电源完整性有重要影响。缩短电源层和地层的距离，可以降低电源阻抗。这就是为什么高速PCB通常采用多层板，电源层和地层紧邻放置，形成低阻抗平板电容。芯片设计中，高层金属的电源网格与地层网格紧密耦合，同样可以降低PDN阻抗。
17.1.10 封装与PCB的寄生参数
芯片设计者不能只关注片内。封装和PCB的寄生参数直接影响芯片在系统中的性能。
封装寄生参数的主要来源是键合线和引线框架。键合线电感13nH/mm，引线框架的寄生电容0.10.5pF/引脚。一个48引脚QFP封装，电源引脚的总寄生电感可能达到510nH。倒装焊封装的寄生参数小得多——凸点电感0.050.1nH，但成本更高。
封装寄生参数对模拟电路的影响有几个方面。电源引脚的电感与片内去耦电容形成谐振电路，可能在特定频率产生阻抗峰值——这就是为什么片内去耦电容的取值需要与封装电感匹配。信号引脚的电感与输入电容形成低通滤波器，限制带宽——一个2nH引脚电感与2pF输入电容的组合，3dB带宽约2.5GHz。多个电源引脚并联可以降低总电感，但引脚数量有限，需要在引脚分配上权衡。
PCB的寄生参数同样重要。PCB走线的特性阻抗、过孔的寄生电容和电感、连接器的寄生参数，都会影响信号质量。芯片设计者无法控制客户用什么PCB，但可以通过设计建议和参考设计来引导。
一个实际例子：一个12位ADC，输入带宽100MHz，输入电容5pF。如果封装引脚电感2nH，与输入电容谐振频率约1.6GHz——远高于带宽，影响不大。但如果输入信号是高速差分信号，引脚电感与PCB走线阻抗不匹配，反射就会影响性能。这就是为什么高速ADC的输入引脚需要仔细设计封装和PCB布局。
17.1.11 EMC设计与仿真
17.1.12 电磁干扰的来源与传播
电磁干扰（Electromagnetic Interference, EMI）是设计中不希望出现的电磁辐射。包含两个方面：产生过量电磁辐射，以及对电磁辐射的敏感性。
数字系统运行时，周期性时钟信号和快速信号跳变产生丰富谐波成分。这些谐波通过走线、连接器和线缆向外辐射，可能干扰周围正常工作的电子设备。模拟电路本身高增益，特别容易受电磁干扰——一个微弱射频信号耦合到运放输入端，可能被放大成明显输出误差。
电磁辐射的基本原理：电流流过导体会产生磁场，将导体放入磁场会感应出电流。电流产生的磁场强度受导体形状影响——环路面积越大，辐射效率越高。
EMI产生的主要原因是电路工作频率太高和布局布线不合理。控制EMI需要从源头入手，在每个设计环节应用相应设计规则。
芯片设计者需要从源头控制EMI。片上时钟信号的谐波是主要辐射源——一个1GHz时钟，其谐波可以延伸到10GHz以上。降低辐射的方法包括：控制时钟信号的上升沿时间（在满足时序的前提下尽量放缓）、使用扩频时钟（spread-spectrum clocking）把谐波能量分散到更宽的频带、把时钟信号布在芯片内部而不是靠近I/O引脚。
I/O缓冲器的驱动强度也影响EMI。过强的驱动产生更快的边沿，辐射更多。许多芯片提供可编程的驱动强度，让系统设计者根据实际需求调整。
17.1.13 抑制EMI的设计方法
控制EMI的方法分几个层面。
源端：减缓信号上升沿时间可以显著降低高频成分。这看似矛盾——前面一直在追求更快的信号，但实际设计中，信号只要能满足时序要求，上升沿越慢越好。许多FPGA和处理器提供输出斜率控制功能，就是出于这个考虑。
布局层面：缩短高速信号走线长度，减小信号回流环路面积。回流电流总是沿阻抗最小路径返回源端，参考平面完整时回流路径紧贴信号走线，环路面积最小。参考平面被割裂时，回流电流被迫绕行，环路面积增大，辐射增加。
布线层面：关键信号尽量走内层，利用外层地平面和电源平面作为屏蔽。差分信号对抑制共模辐射有天然优势——两根走线中电流方向相反，产生的磁场相互抵消。
系统层面：屏蔽和滤波是最后手段。金属屏蔽罩阻断辐射路径，共模扼流圈和滤波电容抑制传导发射。
芯片设计者可以做的比想象中多。I/O布局上，高速信号引脚尽量靠近芯片边缘，缩短键合线长度；电源引脚和地引脚交错排列，降低电源回路电感；敏感模拟引脚远离数字I/O引脚。片内屏蔽——在敏感电路上方加金属屏蔽层——可以降低对片上噪声的敏感度，但对辐射的抑制效果有限，因为辐射主要来自封装和PCB层面的环路。
17.1.14 EMC仿真工具与方法
EMI仿真一直是个难题。已有EMI仿真软件工具，但大都很昂贵，仿真参数和边界条件设置困难，直接影响结果准确性和实用性。HFSS等三维电磁场仿真工具可以精确计算辐射特性，但需要完整几何模型和材料参数，建模工作量很大。
实际工程中更常用的方法是在每个设计环节应用控制EMI的设计规则，而不是依赖仿真来"验证"设计是否合规。这有点像驾驶——不需要每次开车都计算碰撞概率，而是遵守交通规则避免事故。
信号完整性仿真相对成熟。IBIS模型描述芯片输入输出特性，配合PCB传输线模型，可以仿真反射、串扰和时序。Cadence Allegro、HyperLynx等工具提供完整SI仿真流程。对于芯片设计者，理解这些工具的输入输出和局限性，比掌握操作细节更重要。
芯片设计者更常用的是片内SI仿真工具。Spectre、HSPICE等电路仿真器可以提取互连线的寄生参数（R、C、L），仿真串扰和延迟。对于长互连线，可以使用分布式RC模型或传输线模型。电磁场求解器（如HFSS、CST）可以精确提取互连线的S参数，但计算量大，通常只用于关键路径。
一个实际的设计流程：先用寄生提取工具（如StarRC、QRC）提取版图的寄生参数，然后在电路仿真器中仿真关键路径的时序和串扰。如果发现问题，修改版图或增加缓冲器，重新提取和仿真。这个过程需要迭代几次，但比流片后发现问题再改版要便宜得多。
17.1.15 差分信号与抗干扰
差分信号是应对串扰和EMI的有效手段。差分对通过两根导线传输相反的电压信号，接收端只关心两者之差。任何共模噪声——无论是电磁干扰还是电源噪声——都会同时出现在两根导线上，在差分信号中被抵消。
以太网和USB都采用差分信号。以太网的发送和接收各用一对差分线，USB的高速数据传输也依赖差分对。差分信号与SPI、I²C等单端信号相比，不易受串扰影响，这是它在高速接口中占主导地位的原因。
但差分信号并非万能。如果差分对两根走线长度不一致，共模噪声无法完全抵消，产生共模辐射。差分对的布线要求严格：等长、等距、紧耦合，且远离其他信号。
芯片设计者需要关注差分信号的片上实现。片上差分对的匹配比PCB更重要——两根走线的长度差和间距偏差都会转化为共模噪声。版图设计中，差分对需要对称布局，走线长度尽量相等。对于高速差分接口（如SerDes），还需要考虑阻抗匹配和共模反馈。
差分信号对电源噪声也有一定抑制能力。由于接收端只关心差分电压，电源噪声作为共模分量被抑制。但这不是绝对的——如果电源噪声通过不对称的路径耦合到差分对的两根线上，就会转化为差分噪声。这就是为什么差分对的布线需要对称。
17.1.16 一个实际的教训
我曾参与一个混合信号芯片项目。芯片本身的设计和仿真都通过，前仿真和后仿真结果都满足规格。装到系统里测试时，发现ADC的有效位数（ENOB）比预期低2位。
排查了很久，最后发现是PCB布局问题。ADC的模拟输入走线旁边恰好走了一根数字控制线，这根控制线每隔一段时间跳变一次，通过串扰耦合到模拟输入上。芯片内部的电源和地已经做了仔细隔离，但PCB层面的耦合绕过了这些防护。
解决办法不复杂：把模拟输入走线移到另一层，中间用地平面隔开，串扰就消失了。但这个问题在芯片设计阶段完全无法发现——它发生在PCB层面，需要系统级的设计视角。
这个案例说明，信号完整性和电磁兼容是系统级问题，不能只盯着芯片内部。作为模拟集成电路设计者，需要了解芯片将被如何使用，客户会遇到什么样的系统级挑战。因此，芯片公司通常提供参考设计，以验证芯片在真实环境中的性能。
回到本章开头的问题：芯片装到系统里，信号还能保持完整吗？答案取决于对传输线、串扰、电源完整性和EMC的理解深度。这些知识影响芯片在真实世界中的表现，但不会直接体现在仿真结果中。设计者的工作，是在芯片设计阶段就为这些效应留出裕量，而不是等系统测试失败后再回头补救。