第18章 混合信号电路与隔离设计

上一章讨论的信号完整性和电磁兼容问题，在纯模拟系统中已经足够棘手。现在把数字电路加进来，情况变得复杂得多。现代SoC上，模拟前端、数字信号处理、电源管理、接口电路全部集成在同一块硅片上。数字电路每秒翻转数亿次，模拟电路要在这片噪声中提取微伏级信号。数字噪声与模拟精度在此直接冲突。

18.1 混合信号集成挑战

18.1.1 数字噪声从哪来

数字电路工作时，门电路翻转瞬间从电源轨抽取大电流。以CMOS反相器为例，输出从低到高跳变时，PMOS导通、NMOS关断，电源到输出之间形成低阻通路；输出从高到低跳变时，情况相反。这个过程中，电源电流出现一个尖峰，持续时间只有几十皮秒，幅度却可能达到毫安级。

这个电流尖峰不会凭空消失。它流经电源网络的寄生电感 \(L_{pkg}\) 和寄生电阻 \(R_{pkg}\)，在电源轨上产生压降：

\(di/dt\) 越大，电源噪声越严重。一个32位总线同时翻转时，瞬间电流变化率可达 \(10^9\) A/s 量级。这就是地弹（ground bounce）和电源弹跳（power bounce）的来源。

去耦电容能提供部分瞬态电荷，但电容本身也有寄生电感，高频下去耦效果会打折扣。更关键的是，数字噪声不仅通过电源网络传播，还会通过衬底耦合到模拟电路。

18.1.2 衬底耦合：看不见的通道

衬底是所有器件共用的半导体材料。数字电路开关时，耗尽区电荷变化、少子注入、阱电位波动，都会在衬底中产生噪声电流。这些电流在衬底电阻上产生压降，形成衬底电位波动，直接影响模拟晶体管的阈值电压和体效应。

衬底可以看成分布式电阻网络。噪声源（数字电路）通过这个电阻网络向四周传播，模拟电路在某个位置接收到噪声。传播路径上的衰减取决于距离和频率。低频时，噪声主要通过电阻路径传播，衰减与距离成正比；高频时，衬底电容和电感效应开始起作用，传播特性更复杂。

图1：CMOS模拟集成电路设计流程

深亚微米工艺的衬底掺杂浓度较高，电阻率低，噪声传播距离更远。衬底电阻率越低，噪声扩散越快，如同在静水中滴墨。

18.1.3 混合信号设计的难点

数字噪声对模拟电路的影响，典型表现有几种：

电源噪声耦合。 模拟电路和数字电路共用电源轨时，数字开关噪声直接叠加在模拟电源上。一个12位ADC，LSB对应的电压是 \(V_{ref}/4096\)，若参考电压为3.3V，LSB约为0.8mV。电源噪声只要超过这个值，ADC输出最低位就会跳动。

衬底噪声耦合。 数字电路通过衬底注入噪声，模拟电路的敏感节点（如高阻抗节点、差分对输入端）接收到这些噪声。频率越高，衬底耦合越严重。一个10MHz的开关噪声，在重掺杂衬底上可以传播几百微米而衰减不大。

串扰。 数字信号线在芯片上层金属走线，与模拟信号线相邻时，通过寄生电容和互感耦合。数字信号边沿越陡，串扰越严重。

时序问题。 数字电路需要时钟信号，时钟缓冲器每次翻转都会产生噪声。如果模拟采样时钟与数字时钟同步，采样时刻恰好落在噪声尖峰上，采样值就会失真。

混合信号芯片设计，本质上是在做隔离和妥协。隔离做得好，模拟性能就能保住；隔离不够，再好的电路拓扑也白搭。

18.2 隔离技术

隔离的目标很简单：让数字噪声不要到达模拟电路。但实现起来，每一步都有讲究。

18.2.1 保护环（Guard Ring）

保护环是最基础的隔离手段。做法是在敏感电路周围围一圈接地的P+扩散区（对NMOS）或接VDD的N+扩散区（对PMOS），形成低阻抗的电荷收集区。衬底噪声电流流经保护环时被泄放到地，而不是进入模拟电路。

保护环的效果取决于几个因素。环的宽度和间距：环越宽、离敏感电路越近，收集效率越高。接触孔的密度：接触孔太稀疏，保护环的电阻会变大，收集效果变差。环的接地方式：必须用独立的、干净的接地焊盘，不能和数字电路共用地线。

实际设计中，保护环通常做成双层：内环紧贴敏感电路，外环隔离外部噪声。两层环之间留出间距，避免形成寄生电容耦合路径。

18.2.2 深N阱隔离

在P型衬底上，通过高能离子注入形成深N阱，把整个模拟电路区域包裹起来。深N阱与表面的N阱连接，形成完整的N型隔离岛。衬底噪声从外部传播到隔离岛时，必须穿过N阱与P衬底之间的反偏PN结，结电容和结电阻会衰减高频噪声。

深N阱隔离的效果比保护环好得多，但代价也高。深N阱注入需要额外的掩模版和工艺步骤，成本增加。而且深N阱本身会引入额外的寄生电容，影响高频性能。

图2：新概念模拟电路

0.18μm及以下工艺中，深N阱已经成为混合信号芯片的标准配置。TSMC 0.13μm工艺提供三重阱（triple-well）选项，允许NMOS也放在独立的阱中，进一步隔离衬底噪声。SMIC 55nm工艺同样支持该选项，但阱的深度和掺杂浓度与TSMC略有差异，设计时需要参考各自工艺文档中的参数。

18.2.3 电源域分离

模拟电路和数字电路使用独立的电源和地，这是最直接有效的隔离手段。模拟电源（AVDD/AVSS）和数字电源（DVDD/DVSS）分别从芯片外部接入，在芯片内部不直接相连。

完全分离是不可能的。芯片内部总有一些电路需要跨越两个电源域，比如电平转换器（level shifter）、ESD保护结构。这些跨域电路就成了噪声泄漏的路径。

解决方法是使用电源分隔单元（power cut cell）。在版图上，模拟电源域和数字电源域之间留出隔离带，隔离带内不放任何有源器件，只放接地的保护环。ESD保护结构也做特殊处理，用独立的ESD电源轨，避免ESD电流流过模拟电路。

18.2.4 布局策略

除了工艺层面的隔离，布局策略同样重要。几个基本原则：

分区布局。 把模拟电路和数字电路放在芯片的不同区域，中间用保护环和隔离带隔开。模拟电路内部，敏感电路（如输入级、基准源）放在最中心，外围放不太敏感的电路（如输出缓冲、偏置电路）。

远离噪声源。 时钟发生器、I/O缓冲器、大电流驱动电路是主要噪声源，布局时尽量远离模拟电路。如果无法远离，至少要在两者之间加保护环。

屏蔽。 敏感模拟信号线可以用接地的金属层屏蔽，就像同轴电缆的外导体一样。屏蔽层必须两端接地，否则会形成天线。

分离走线。 模拟信号线和数字信号线不在同一层走线，或者至少保持足够的间距。交叉走线时，尽量垂直交叉，减少耦合面积。

18.2.5 隔离技术的选择

不同隔离技术的效果和成本差异很大。保护环最简单，成本最低，但隔离效果有限，适合噪声要求不高的场合。深N阱隔离效果好，但成本高，适合高性能混合信号芯片。电源域分离是必须做的，但要注意跨域电路的处理。

选择隔离方案时，要综合考虑噪声频率、幅度、模拟电路的敏感度、工艺成本和面积预算。没有一种方案是万能的，实际设计往往是多种隔离技术的组合。

18.3 混合信号仿真方法

混合信号芯片设计，仿真验证是必不可少的环节。混合信号仿真比纯模拟或纯数字仿真复杂得多，需要同时处理连续时间域和离散事件域的信号。

18.3.1 仿真层次

混合信号仿真可以分为几个层次，每个层次的精度和速度不同。

晶体管级全仿真。 把整个芯片用SPICE网表描述，数字电路也用晶体管级模型。精度最高，但速度极慢。一个百万门的数字电路，晶体管级仿真跑一个时钟周期可能需要几天。这种方法只适用于小规模电路或关键模块的验证。

数模混合仿真。 模拟电路用SPICE网表，数字电路用Verilog/VHDL门级网表。仿真器通过数模接口（AMS接口）在两种域之间转换信号。速度比全晶体管级快很多，但仍然受限于模拟部分的仿真速度。

行为级仿真。 模拟电路用Verilog-AMS或VHDL-AMS行为模型描述，数字电路用RTL代码。速度最快，适合系统级验证和架构探索。

实际设计流程中，通常先在行为级做系统验证，确认架构正确；然后对关键模拟模块做晶体管级仿真，验证性能指标；最后做数模混合仿真，验证接口和集成问题。

18.3.2 数模协同仿真流程

数模协同仿真（mixed-signal co-simulation）是混合信号芯片验证的核心环节。典型流程如下：

flowchart TD
    A[系统规格定义] --> B[行为级建模<br/>Verilog-AMS/VHDL-AMS]
    B --> C[系统级验证<br/>架构确认]
    C --> D[模拟电路<br/>晶体管级设计]
    C --> E[数字电路<br/>RTL设计]
    D --> F[模拟模块仿真<br/>SPICE/APS]
    E --> G[数字模块仿真<br/>Verilog/VHDL]
    F --> H[数模混合仿真<br/>AMS仿真器]
    G --> H
    H --> I{性能达标?}
    I -- 否 --> D
    I -- 是 --> J[版图设计]
    J --> K[版图后仿真<br/>寄生参数提取]
    K --> L[芯片流片]

数模混合仿真器的核心是数模接口。模拟信号是连续值，数字信号是离散值，接口需要处理两者的转换。从模拟到数字，需要采样和量化；从数字到模拟，需要保持和重建。

接口的精度直接影响仿真结果。采样率太低会丢失模拟信号的细节，量化位数不够会引入量化噪声。实际使用中，接口参数需要根据仿真目标调整。验证功能时可以用粗一点的接口，验证性能时必须用高精度接口。

18.3.3 仿真中的注意事项

时间步长控制。 混合信号仿真中，数字电路的事件驱动机制和模拟电路的连续时间求解机制需要协调。数字电路的事件可能在任意时刻发生，模拟求解器需要在这些时刻重新计算。时间步长控制不当，仿真速度会急剧下降，甚至不收敛。

信号转换延迟。 数模接口的信号转换有延迟，这个延迟会影响时序精度。对于高速混合信号电路，接口延迟可能导致仿真结果与实际电路行为不一致。

电源噪声建模。 前面讨论了电源噪声对模拟电路的影响，仿真时也要考虑。一种方法是在电源网络上加噪声源，模拟数字电路开关引起的电源波动。另一种方法是做电源完整性分析，提取电源网络的寄生参数，然后做联合仿真。

仿真速度优化。 混合信号仿真速度慢是常态。优化方法包括：用行为模型替代晶体管级模型、减少不必要的信号转换、调整仿真精度参数、使用多核并行仿真。

图3：新概念模拟电路

18.3.4 一个实际案例

以ADC和数字信号处理器的集成芯片为例。ADC采样模拟信号，转换为数字码，送给DSP处理。DSP输出结果通过DAC转换回模拟信号。

仿真时，ADC用晶体管级网表，DSP用RTL代码，DAC用行为模型。数模接口设在ADC输出和DAC输入。仿真目标：验证ADC在DSP噪声影响下的信噪比（SNR）和有效位数（ENOB）。

仿真结果可能显示，DSP时钟频率提高后，ADC的SNR下降。原因可能是DSP时钟噪声通过衬底耦合到ADC的采样保持电路。这时需要检查版图隔离措施是否足够，或者调整DSP时钟方案。

这种问题在纯模拟仿真或纯数字仿真中都发现不了，只有数模协同仿真才能暴露。

18.4 小结

混合信号设计是模拟电路设计中最具挑战性的方向之一。数字电路和模拟电路集成在同一块芯片上，噪声耦合不可避免。设计者需要分析噪声路径，选择隔离方案，并用仿真验证。

隔离技术是基础。保护环适合噪声要求不高的场合，深N阱隔离适合高性能混合信号芯片，电源域分离是必须做的，但要注意跨域电路的处理。布局策略是补充，合理的布局能减少隔离压力。仿真验证是保障，数模协同仿真能在流片前发现集成问题。

下一章，我们将通过一个完整的Σ-Δ ADC设计实例，从规格定义到版图实现，逐步展示混合信号设计的具体流程。