第9章噪声与失真分析

第9章噪声与失真分析

前一章把运放的增益、带宽和相位裕度都调好了，仿真曲线看起来一切正常。但把它接进系统里一测，输出信号底噪偏大，波形边缘带着毛刺。问题出在噪声和失真上。

噪声和失真限制模拟电路的性能上限。增益不够可以加一级，带宽不够可以调补偿，但噪声和失真超标时，设计往往需要推倒重来。本章先讲噪声的来源和模型，再讲噪声分析方法和低噪声设计思路，最后讨论非线性失真的机理与抑制手段。

9.1 噪声类型与模型

9.1.1 热噪声：电阻的固有属性

任何导体中的自由电子都在做无规则热运动，温度越高运动越剧烈。这种随机运动在导体两端产生随机波动的电压，就是热噪声（thermal noise），也叫约翰逊噪声。1918年约翰逊在贝尔实验室第一次观察到这个现象，次年奈奎斯特给出了理论解释。

热噪声的功率谱密度是平坦的：

\[ \overline{v_n^2} = 4kTR \quad (\text{V}^2/\text{Hz}) \]

其中 \(k = 1.38 \times 10^{-23}\) J/K 是玻尔兹曼常数，\(T\) 是绝对温度，\(R\) 是电阻值。这个式子不依赖频率，从直流到太赫兹都一样平坦，所以叫白噪声。

一个 1 kΩ 电阻在室温（300 K）下的噪声谱密度约为 \(4.1 \times 10^{-18}\) V²/Hz，折算成电压谱密度大约是 \(4 \text{ nV}/\sqrt{\text{Hz}}\)。单独看这个数字很小，但在高增益放大器的输入端，它会被放大几千倍，成为输出端不可忽略的底噪来源。

MOSFET 的沟道也有类似的噪声。工作在饱和区的 MOS 管，沟道热噪声可以用一个接在漏源之间的电流源表示：

\[ \overline{i_{nd}^2} = 4kT\gamma g_m \]

其中 \(\gamma\) 是噪声系数因子，长沟道器件约等于 \(2/3\)，短沟道器件会更大，有时接近 2 甚至更高。\(g_m\) 是跨导。跨导越大，噪声电流越大。但后面会看到，跨导增大对输入等效噪声的影响恰恰相反——输入等效噪声电压与 \(1/g_m\) 成正比，所以增大 \(g_m\) 反而降低噪声。

9.1.2 闪烁噪声：低频段的麻烦

闪烁噪声（flicker noise），也叫 \(1/f\) 噪声，是 MOS 器件在低频段的主要噪声来源。它的功率谱密度近似为：

\[ \overline{v_{n,1/f}^2} = \frac{K}{C_{ox}WL} \cdot \frac{1}{f} \]

其中 \(K\) 是工艺相关常数，\(C_{ox}\) 是单位面积栅氧化层电容，\(W\) 和 \(L\) 是器件尺寸。从公式可以看出两个关键信息。

闪烁噪声与频率成反比，频率越低噪声越大。在 1 kHz 以下，它通常超过热噪声成为主导。其次，增大器件面积 \(W \times L\) 可以直接降低闪烁噪声。这是版图层面最有效的降噪手段之一，代价是更大的寄生电容和更慢的速度。

关于闪烁噪声的物理机制，McWhorter 在1957年提出的载流子数涨落模型是目前接受度较高的解释：栅氧化层与硅界面处的悬挂键随机捕获和释放载流子，导致沟道载流子数量波动。氧化层中缺陷密度越高，捕获和释放越频繁，噪声越大。这也是为什么工艺越先进、氧化层越薄，界面态密度越高，闪烁噪声问题越突出。

9.1.3 散粒噪声：电流的离散性

散粒噪声（shot noise）源于载流子跨越势垒时的随机离散性。PN 结正向偏置时，载流子逐个越过势垒，每个载流子的到达时间服从泊松分布，产生电流的随机波动：

\[ \overline{i_{ns}^2} = 2qI_D \]

\(q\) 是电子电荷，\(I_D\) 是直流电流。MOS 管工作在饱和区时，沟道载流子不经过势垒，散粒噪声通常不显著。但 MOS 管的栅极漏电流（尤其是先进工艺节点下）会产生散粒噪声，在极高输入阻抗的场合不能忽略。比如心电信号放大器的输入偏置电流只有几十飞安，栅漏电流的散粒噪声就可能成为主要噪声源之一。

9.1.4 输入等效噪声模型

实际电路中有多个噪声源，分散在不同位置。为了便于比较和计算，通常把所有噪声源折算到输入端，得到一个等效的输入噪声电压源和噪声电流源。

折算的原理：从输入端看进去，电路的总输出噪声除以从输入到输出的增益，就是输入等效噪声。比如一个两级放大器，第一级电压增益为 \(A_1\)，第二级为 \(A_2\)，那么第二级噪声折算到输入端要除以 \(A_1 A_2\)，而第一级噪声只需除以 \(A_1\)。只要第一级增益足够大，后面各级的噪声贡献基本可以忽略。图9-1展示了这个折算过程。

flowchart LR
    subgraph 第一级
        A[输入] --> B[增益 A1<br>噪声源 vn1]
    end
    subgraph 第二级
        B --> C[增益 A2<br>噪声源 vn2]
    end
    C --> D[输出]
    E["vn1 折算到输入: vn1/A1<br>vn2 折算到输入: vn2/(A1·A2)"]

图9-1 两级放大器噪声折算示意。第二级噪声除以总增益 \(A_1 A_2\) 后通常可以忽略，第一级噪声除以 \(A_1\) 后直接出现在输入端。

这个结论直接指导了低噪声放大器的设计策略：第一级必须同时具备高增益和低噪声。第一级用大尺寸、大偏置电流的输入对管来压低噪声，后面的级联只需要关心增益和带宽。

输入等效噪声电压通常用谱密度 \(\overline{v_{n,in}^2}\)（V²/Hz）表示，有时也写成 \(e_n\)（nV/√Hz）。一个设计良好的 CMOS 运放，输入等效噪声谱密度在热噪声主导的频段可以做到 5–20 nV/√Hz。如果要求更低，就需要考虑片外方案或斩波稳零技术。

9.2 噪声分析技术

9.2.1 噪声仿真原理

手算噪声只能估算量级，精确的噪声性能必须靠仿真。Cadence ADE 的 noise 分析功能可以计算每个器件对输出噪声的贡献，并给出总的输入等效噪声谱。

噪声仿真本质上是在每个工作点处对电路做线性化，然后计算每个噪声源到输出端的传递函数。仿真器会分别报告三项内容：

输出噪声谱密度（V²/Hz），直接看输出端的总噪声
输入等效噪声谱密度，即输出噪声除以信号源到输出的增益
每个器件单独贡献的噪声份额

第三项信息最有用。它告诉你噪声主要来自哪个管子，而不是对着整个电路猜。比如仿真结果显示输入对管贡献了 70% 的噪声，优化方向就很明确：增大输入管的 \(g_m\) 或减小其噪声系数。如果结果显示负载管贡献了 40%，那就要检查负载管的尺寸和偏置是否合理。

9.2.2 积分噪声与信噪比

噪声谱密度只描述了噪声的频域分布，实际系统关心的是某个频带内的总噪声功率。把噪声谱密度在关注频带内积分，就得到积分噪声：

\[ \overline{v_{n,total}^2} = \int_{f_1}^{f_2} \overline{v_n^2}(f) \, df \]

如果系统带宽是 \(f_1\) 到 \(f_2\)，信号幅度是 \(V_{sig}\)，那么信噪比（SNR）为：

\[ \text{SNR} = \frac{V_{sig}^2}{\overline{v_{n,total}^2}} \]

一个常见误区是只关注噪声谱密度在某一个频率点的值。比如 1 kHz 处噪声谱密度很低，但积分带宽内有强烈的低频闪烁噪声，总噪声可能仍然超标。所以看噪声仿真结果时，一定要同时看谱密度曲线和积分噪声值。图9-2是一个典型运放的输出噪声谱密度仿真结果，低频段可见明显的 \(1/f\) 噪声上翘，高频段则是平坦的热噪声基底。

flowchart LR
    subgraph 噪声谱密度曲线特征
        A[低频段: 1/f 噪声主导<br>斜率 -10 dB/dec] --> B[转折频率 fc]
        B --> C[高频段: 热噪声主导<br>平坦基底]
    end

图9-2 输出噪声谱密度示意。转折频率 \(f_c\) 是闪烁噪声与热噪声相等处的频率，通常在几百赫兹到几十千赫兹之间，取决于器件尺寸和工艺。

9.2.3 低噪声设计原则

低噪声设计没有玄学，核心就几条原则，按优先级排列。

第一级决定噪声。第一级的噪声贡献直接反映到输入端，后面各级的噪声除以第一级增益后基本可以忽略。所以第一级要用最优的器件和偏置。

增大输入管的 \(g_m\)。输入等效热噪声电压近似为：

\[ \overline{v_{n,in}^2} \approx \frac{4kT\gamma}{g_m} \]

\(g_m\) 越大，输入等效噪声越小。增大 \(g_m\) 的途径是增大偏置电流或增大宽长比。但增大电流会同时增大功耗和输入电容，需要在噪声和其他指标之间权衡。

输入管用 PMOS 还是 NMOS，取决于闪烁噪声是否关键。PMOS 的载流子在埋沟道中输运，远离氧化层界面，闪烁噪声比 NMOS 低一到两个数量级。代价是 PMOS 的 \(g_m\) 通常比同尺寸的 NMOS 低。如果系统工作在 1 kHz 以上且闪烁噪声不敏感，NMOS 可能更合适，因为它的 \(g_m\) 更高。

大尺寸器件降低闪烁噪声。从闪烁噪声公式看，增大 \(W \times L\) 直接降低 \(1/f\) 噪声。但这会增加栅电容，影响带宽。如果系统带宽不敏感，这是最省事的办法。

偏置电路和电流镜的噪声同样会耦合到输出。输入级的尾电流源和负载管的噪声需要和输入管一起考虑。尾电流源的噪声是共模的，理想情况下不产生差分输出，但实际电路中由于失配，共模噪声会部分转化为差模。负载管的噪声直接叠加在输出上，有时贡献比输入管还大。

9.2.4 斩波稳零与相关双采样

当信号频率很低（比如传感器输出），闪烁噪声和直流失调会严重恶化信噪比。这时可以用斩波稳零（chopper stabilization）技术：先把信号调制到高频，放大后再解调回基带。闪烁噪声和失调被调制到斩波频率的奇次谐波处，用低通滤波器滤除。

斩波运放的具体设计流程在第5章 5.3节的全差分运放实例中已经涉及，包括斩波开关的尺寸选择和时钟馈通补偿方法。这里只强调一个概念：斩波把噪声从信号频带搬走了，而不是消除了。代价是斩波频率附近会出现残余的噪声混叠，且斩波开关本身的电荷注入会引入新的误差。斩波频率的选择需要在噪声抑制和残余误差之间折中。实际设计中，斩波频率通常取信号带宽的 5–10 倍，过高会增大开关噪声和功耗，过低则无法有效搬移 \(1/f\) 噪声。

9.3 非线性失真

9.3.1 谐波失真：非线性器件的指纹

任何实际放大器都有一定程度的非线性。输入一个纯正弦信号 \(x(t) = A\cos(\omega t)\)，输出除了基波分量外，还会出现 \(2\omega\)、\(3\omega\) 等高次谐波。这些谐波分量的幅度相对于基波的比例，就是谐波失真。

总谐波失真（THD）定义为：

\[ \text{THD} = \frac{\sqrt{V_2^2 + V_3^2 + V_4^2 + \cdots}}{V_1} \]

其中 \(V_1\) 是基波幅度，\(V_2, V_3, \ldots\) 是各次谐波幅度。

失真的来源在 MOSFET 中主要是 \(I_D\) 与 \(V_{GS}\) 之间的平方律（或更复杂的短沟道）关系。输入信号摆幅越大，工作点偏离线性区的程度越大，失真越严重。这就是为什么大信号摆幅下 THD 急剧恶化。图9-3展示了不同幅度正弦输入下的输出波形失真情况。

flowchart LR
    A[小信号输入] --> B[输出近似正弦<br>THD < 0.1%]
    C[中等信号输入] --> D[输出可见削顶<br>THD ~ 1%]
    E[大信号输入] --> F[输出严重削波<br>THD > 10%]

图9-3 不同输入幅度下的失真程度示意。输入幅度增大时，输出波形逐渐偏离正弦形状，谐波分量增加。

9.3.2 互调失真：多频信号的交叉干扰

实际信号很少是单一频率的正弦波。当两个不同频率的信号 \(f_1\) 和 \(f_2\) 同时输入时，非线性会产生 \(f_1 \pm f_2\)、\(2f_1 - f_2\)、\(2f_2 - f_1\) 等组合频率分量。这些分量称为互调产物。

三阶互调产物（\(2f_1 - f_2\) 和 \(2f_2 - f_1\)）特别麻烦，因为它们离原始信号很近，很难用滤波器去除。在射频接收机中，两个强干扰信号产生的三阶互调产物可能恰好落在有用信号频带内，直接降低接收灵敏度。比如两个相邻频段的强信号，其三阶互调产物正好落在目标信号频段内，接收机无法区分这是干扰还是真实信号。

三阶互调失真的度量通常用三阶截点（IP3）。输入功率增大时，基波输出按 1:1 斜率增长，三阶互调产物按 3:1 斜率增长。两条线延长相交处的输入功率就是 IIP3。IIP3 越高，器件的线性度越好。一个经验关系是：输入信号幅度每降低 1 dB，三阶互调产物降低 3 dB，所以降低信号幅度可以显著改善互调失真，但代价是信噪比下降。

9.3.3 负反馈对失真的抑制

负反馈是抑制失真的最有效手段之一。第7章 7.2节已经讨论过反馈对增益稳定性的作用，对失真的抑制机制类似：反馈环路不断比较输出与输入，把误差信号（包括非线性产生的失真分量）反馈回去抵消。

定量地说，施加环路增益为 \(T\) 的负反馈后，失真降低到原来的 \(1/(1+T)\)。但要注意，负反馈降低的是反馈环路内部的失真。如果失真产生在反馈环路之外（比如输出级之后的负载），负反馈无能为力。

另一个限制是：负反馈需要足够的环路增益才能有效抑制失真。而环路增益受限于带宽和稳定性约束。实际设计中，反馈深度和相位裕度需要同时考虑。一个典型例子是音频功率放大器：为了把 THD 从 1% 降到 0.01%，需要 40 dB 的环路增益，但这会压缩带宽，可能引发稳定性问题。

9.3.4 失真分析工具

仿真中分析失真主要有两种方法。

瞬态仿真加 FFT。给电路加一个正弦激励，跑瞬态仿真，然后对输出波形做 FFT，直接读出各次谐波的幅度。这个方法直观，但需要注意 FFT 的频谱泄漏问题。输入频率要选得能让 FFT 窗口内包含整数个周期，否则频谱会泄漏，谐波幅度读不准。比如输入频率取 1 MHz，FFT 窗口取 100 μs，正好包含 100 个周期，频谱干净。如果取 97 μs，频谱就会泄漏。

谐波平衡仿真（PSS + PAC）是 Cadence 等工具中更专业的做法。PSS（Periodic Steady State）分析直接求解电路的周期稳态解，不需要等待瞬态过程收敛，速度快且精度高。PSS 之后可以接着做 PAC（Periodic AC）分析，得到各次谐波的传递函数。图9-4是 PSS 分析的典型流程。

flowchart TD
    A[设置激励频率和幅度] --> B[设置 Beat Frequency]
    B --> C[设置 Number of Harmonics]
    C --> D[运行 PSS 分析]
    D --> E[查看谐波幅度]
    E --> F{THD 是否达标?}
    F -->|否| G[调整电路参数]
    G --> A
    F -->|是| H[完成]

图9-4 PSS 分析流程。谐波次数至少取 5，否则高次谐波的信息会丢失。对于强非线性电路（如功率放大器），可能需要取到 10 次以上。

在 ADE 中跑 PSS 时，需要设置 Beat Frequency（基频）和 Number of Harmonics（谐波次数）。谐波次数至少取 5，否则高次谐波的信息会丢失。对于强非线性电路（如功率放大器），可能需要取到 10 次以上。另外，PSS 的精度还取决于电路的收敛条件设置，默认的 relative tolerance 通常设为 1e-5，对于高精度分析可以收紧到 1e-6。

9.3.5 降低失真的设计手段

提高过驱动电压。MOSFET 的线性度与过驱动电压 \(V_{OV} = V_{GS} - V_{TH}\) 有关。\(V_{OV}\) 越大，\(I_D\) 与 \(V_{GS}\) 的关系越接近线性。但 \(V_{OV}\) 增大意味着需要更高的电源电压或更小的 \(W/L\)，会牺牲增益和摆幅。在 1.8 V 电源电压下，\(V_{OV}\) 通常取 100–200 mV，超过 300 mV 后摆幅会明显受限。

使用源极退化电阻。在源极串联一个电阻 \(R_S\)，引入局部负反馈，可以显著改善线性度。代价是增益降低（\(g_m R_S\) 的反馈因子），但噪声性能也会变差，因为 \(R_S\) 本身贡献热噪声。这是一个经典的权衡。在射频低噪声放大器中，源极退化电感代替电阻可以避免噪声恶化，因为电感在低频段不贡献热噪声。

差分结构抵消偶次谐波。全差分电路在理想情况下只产生奇次谐波，偶次谐波被共模抑制。实际电路中由于失配，偶次谐波不会完全消失，但通常能比单端电路改善 20–40 dB。失配越小，偶次谐波抑制越好，所以差分对的版图对称性直接影响失真性能。

增大偏置电流。失真本质上是大信号摆幅超出线性范围造成的。增大偏置电流可以扩大线性范围，但功耗随之上升。在低功耗设计中，这个手段受限。图9-5展示了不同偏置电流下输出波形的失真变化。

flowchart LR
    A[小偏置电流] --> B[线性范围窄<br>大信号时削波严重]
    C[大偏置电流] --> D[线性范围宽<br>大信号时失真较小]

图9-5 偏置电流对失真影响的示意。增大偏置电流扩大了线性工作范围，但功耗随之上升。

9.4 噪声与失真的权衡

噪声和失真不是独立的两个问题，它们经常互相牵制。

降低噪声需要增大 \(g_m\)，通常意味着增大偏置电流或器件尺寸。增大器件尺寸会增大电容，降低带宽；增大电流会增大功耗，也可能恶化热分布。而降低失真需要更大的过驱动电压或源极退化，前者需要更高的电源电压，后者会引入额外噪声。

最典型的例子是源极退化电阻：它改善线性度，但增加热噪声。在低噪声应用中，这个方案可能得不偿失。反过来，增大输入管 \(g_m\) 降低噪声，但大 \(g_m\) 意味着大电流，在大摆幅信号下更容易进入非线性区。

实际设计流程应该是：先根据系统指标确定噪声预算和失真预算，再选择合适的电路拓扑和器件尺寸，最后用仿真验证并迭代。没有哪个指标是可以独立优化的，所有指标都在同一个电路里互相牵制。设计者需根据应用需求权衡，比如传感器接口电路优先考虑噪声，射频发射机优先考虑线性度，音频放大器则两者都要兼顾。

9.5 设计实例：低噪声运放的噪声优化

用一个简单的例子把上面的内容串起来。设计一个用于传感器信号放大的两级运放，要求输入等效噪声谱密度在 1 kHz 处低于 \(50 \text{ nV}/\sqrt{\text{Hz}}\)。

先确定第一级结构。选择 PMOS 输入对管，因为闪烁噪声要求高。尾电流源用 NMOS，负载用电流镜。

然后估算需要的 \(g_m\)。假设热噪声主导，忽略闪烁噪声的贡献：

\[ \overline{v_{n,in}^2} \approx 2 \times \frac{4kT\gamma}{g_m} \]

因子 2 来自两个输入管。代入 \(T=300\) K，\(\gamma = 2/3\)，要求 \(v_{n,in} < 50 \text{ nV}/\sqrt{\text{Hz}}\)：

\[ g_m > \frac{8kT\gamma}{v_{n,in}^2} = \frac{8 \times 1.38 \times 10^{-23} \times 300 \times 2/3}{(50 \times 10^{-9})^2} \approx 1.32 \text{ mS} \]

取 \(g_m = 2 \text{ mS}\) 留余量。如果偏置电流取 \(I_D = 100 \mu\text{A}\)，则 \(V_{OV} = 2I_D/g_m = 100 \text{ mV}\)，对应的宽长比由工艺参数决定。在 0.18 μm 工艺中，PMOS 的 \(K_p' \approx 40 \mu\text{A}/\text{V}^2\)，由 \(I_D = \frac{1}{2}K_p'(W/L)V_{OV}^2\) 可得 \(W/L \approx 500\)。

接着检查闪烁噪声。在 1 kHz 处，PMOS 的闪烁噪声系数 \(K\) 典型值约 \(10^{-24}\) C²/m²（具体值需查 PDK 文档，不同工艺差异可达一个数量级）。假设 \(C_{ox} = 5 \text{ fF}/\mu\text{m}^2\)，要满足闪烁噪声低于 \(50 \text{ nV}/\sqrt{\text{Hz}}\)：

\[ \sqrt{\frac{2K}{C_{ox}WL \cdot f}} < 50 \text{ nV}/\sqrt{\text{Hz}} \]

解得 \(WL > 1600 \text{ } \mu\text{m}^2\)。取 \(W/L = 200/4\)（单位 μm），面积 800 μm²，不够。改取 \(W/L = 400/4\)，面积 1600 μm²，勉强达标。这会导致栅电容约 2 pF，输入带宽受限，但传感器信号本身频率低，可以接受。

最后仿真验证。在 ADE 中设置 noise 分析，扫描频率从 1 Hz 到 10 MHz，查看输入等效噪声谱密度。如果 1 kHz 处超标，检查是哪个器件贡献最大——通常是指标设计时没考虑到的负载管或尾电流源。逐个调整，直到达标。

这个例子说明，低噪声设计不是拍脑袋选管子，而是从指标倒推器件参数，再用仿真验证和修正。每一步都有明确的物理依据。

9.6 本章小结

噪声和失真决定了模拟电路性能的下限。热噪声和闪烁噪声是 CMOS 电路中最主要的两种噪声，前者与 \(g_m\) 相关，后者与器件面积相关。输入等效噪声模型把分散的噪声源统一折算到输入端，方便比较和优化。仿真工具可以精确计算每个器件的噪声贡献，让优化有据可依。

非线性失真源于器件本身的非线性传输特性，谐波失真和互调失真是两种主要表现形式。负反馈、差分结构、源极退化是抑制失真的常用手段，但每一项都有代价。

噪声和失真的优化经常互相冲突。真正好的设计不是把某一项做到极致，而是在给定的功耗、面积和带宽约束下，找到噪声和失真的平衡点。设计者需根据应用需求权衡。

下一章讨论带隙基准与电流源。基准电路对噪声和失真的要求同样苛刻——一个噪声大的基准电压，会让整个系统的信噪比都受影响。第10章将利用本章的噪声模型分析基准电路的噪声性能，并讨论如何通过电路结构设计降低基准输出的噪声。