第12章振荡器与锁相环

第12章振荡器与锁相环

12.1 从“不需要输入”说起

前几章讨论的放大器、滤波器，都有一个共同的前提：存在输入信号。但有一类电路，它的输出是一个周期性波形，却没有外部激励——振荡器。手机里没有晶体振荡器就无法联网，5G基站没有锁相环就无法在几十个频段间精确切换。可以说，振荡器和锁相环是通信系统的“心跳”。

本章要回答三个问题：一个电路为什么能起振？振荡的频谱纯度如何衡量？锁相环如何把一个不稳定的振荡器“驯服”到参考频率上？

12.2 振荡的物理条件

12.2.1 Barkhausen准则

考虑一个反馈系统，前向增益为 \(A(s)\)，反馈系数为 \(\beta(s)\)。闭环传递函数为

\[ H(s) = \frac{A(s)}{1 + A(s)\beta(s)} \]

当 \(1 + A(s)\beta(s) = 0\) 时，系统增益趋于无穷大。这意味着任何微小的扰动——热噪声、电源上电瞬态——都会被无限放大，电路开始自激振荡。这个条件等价于

\[ A(j\omega_0)\beta(j\omega_0) = 1 \]

拆成幅值和相位两部分：

\[ |A(j\omega_0)\beta(j\omega_0)| = 1 \]

\[ \angle A(j\omega_0)\beta(j\omega_0) = 2n\pi \]

这就是Barkhausen准则。它揭示了两件事：环路增益必须等于1，环路相移必须是 \(2\pi\) 的整数倍。实际设计中，为了让振荡可靠建立，通常让环路增益略大于1（比如1.2～2倍），依靠器件的非线性将振幅稳定下来。

设计者必须理解，Barkhausen准则是必要条件而非充分条件。有些电路满足该准则却无法起振，有些电路在仿真中起振但在芯片上不工作。原因在于该准则忽略了噪声和器件非线性对起振瞬态的影响。

12.2.2 起振的瞬态过程

振荡建立的过程可以这样理解：上电瞬间，电路中的噪声和瞬态扰动提供了宽频谱的“种子”信号。环路只允许满足相位条件的频率分量不断增长。每经过一次环路，该频率分量的幅度乘以 \(|A\beta|\)。如果这个值大于1，幅度指数增长；随着幅度增大，晶体管进入非线性区，等效增益下降，最终稳定在某个幅度上。

用数学语言描述，设 \(x(t)\) 为振荡幅度，其包络满足

\[ \frac{dx}{dt} = \frac{\omega_0}{2Q}\left(\frac{G_m R_p}{1 + \alpha x^2} - 1\right)x \]

其中 \(G_m\) 为跨导，\(R_p\) 为谐振腔等效并联电阻，\(Q\) 为品质因数，\(\alpha\) 为非线性系数。这个方程的解显示，幅度从初始噪声水平指数增长，然后渐近趋近稳态值。起振时间大约为

\[ t_{start} = \frac{2Q}{\omega_0}\cdot\frac{\ln(V_{amp}/V_{noise})}{G_m R_p - 1} \]

一个2.4GHz的LC振荡器，\(Q=10\)，\(G_m R_p = 2\)，从 \(1\mu V\) 噪声起振到 \(0.5V\) 幅度，需要约 \(2.5\mu s\)。这个时间在连续接收系统中可以接受，但在时分多址（TDMA）系统中，收发切换时间往往只有几微秒，设计者必须把起振时间纳入预算。

12.3 振荡器拓扑

12.3.1 LC振荡器

LC振荡器利用电感电容谐振腔的选频特性，在射频频段占据主导地位。以交叉耦合LC振荡器为例，两个NMOS管交叉连接形成负阻，抵消谐振腔的损耗。

图1：建立放大器电路

交叉耦合对的等效输入阻抗为

\[ Z_{in} = -\frac{2}{g_m} \]

谐振腔的等效并联电阻为 \(R_p = Q\omega_0 L\)。起振条件要求

\[ \frac{2}{g_m} < R_p \]

即 \(g_m R_p > 2\)。在0.18μm CMOS工艺中，一个1nH的电感在5GHz下 \(Q\) 约为15，\(R_p\) 约为470Ω。要让交叉耦合对提供小于470Ω的负阻，\(g_m\) 需大于4.3mS，对应的偏置电流约0.5mA。这个数字看起来不大，但要注意，这只是起振条件。为了获得足够的相位噪声性能，实际偏置电流往往要加大3～5倍。

LC振荡器的调谐通过可变电容实现。在28nm工艺中，常用的是反型MOS变容管，其 \(C\)-\(V\) 特性在0到 \(V_{DD}\) 范围内变化比约为2:1。调谐范围与相位噪声之间存在矛盾：变容管调谐范围越宽，其 \(Q\) 值越低，谐振腔等效 \(Q\) 下降，相位噪声恶化。一个典型的2.4GHz振荡器，调谐范围20%时相位噪声约 \(-115dBc/Hz@1MHz\)；把调谐范围扩大到40%，相位噪声可能恶化到 \(-105dBc/Hz@1MHz\)。

12.3.2 环形振荡器

环形振荡器由奇数个反相器首尾相连构成。三级环形振荡器的振荡频率近似为

\[ f_{osc} = \frac{1}{2N t_d} \]

其中 \(N\) 为级数，\(t_d\) 为单级延迟。在65nm工艺中，一个标准反相器的延迟约20ps，三级环形振荡器可工作在8GHz左右。

环形振荡器的优势在于面积小、调谐范围宽、易于集成数字控制。缺点是相位噪声差。原因在于环形振荡器没有高 \(Q\) 谐振腔，其等效 \(Q\) 值只有约1.5～2。同样的频率和功耗下，LC振荡器的相位噪声比环形振荡器好20～30dB。

那为什么还要用环形振荡器？在锁相环的数字实现中，环形振荡器配合分频器可以覆盖从几百MHz到几GHz的宽频率范围，而LC振荡器的调谐范围通常只有20%～30%。对于需要多频段支持的收发机，环形振荡器加多模分频器是更灵活的选择。

12.3.3 张弛振荡器与RC振荡器

张弛振荡器利用电容的充放电产生三角波或方波。其频率由RC时间常数决定：

\[ f_{osc} = \frac{1}{2RC\ln(1 + 2R_1/R_2)} \]

这类振荡器在低频（<100MHz）应用中仍有价值，特别是片上时钟生成。其相位噪声虽然不如LC振荡器，但功耗可以做得极低。一个用于生物医学植入设备的RC振荡器，工作频率32kHz，功耗可以低至几十纳瓦。

12.4 相位噪声

12.4.1 相位噪声的定义

理想的振荡器输出为 \(v(t) = A\cos(\omega_0 t)\)，频谱是一条位于 \(\omega_0\) 的谱线。实际振荡器的输出为

\[ v(t) = A[1 + a(t)]\cos[\omega_0 t + \phi(t)] \]

其中 \(a(t)\) 是幅度噪声，\(\phi(t)\) 是相位噪声。幅度噪声可以被振荡器的非线性机制抑制，但相位噪声没有这种机制，它会一直存在。

相位噪声定义为偏离载波 \(\Delta\omega\) 处，单位带宽内的噪声功率与载波功率之比：

\[ \mathcal{L}(\Delta\omega) = 10\log_{10}\left[\frac{P_{sideband}(\omega_0 + \Delta\omega, 1Hz)}{P_{carrier}}\right] \]

单位是dBc/Hz。这个定义已经成为工业标准。

12.4.2 Leeson模型

1966年，Leeson提出了一个至今仍被广泛使用的相位噪声经验模型：

\[ \mathcal{L}(\Delta\omega) = 10\log_{10}\left\{\frac{2FkT}{P_{sig}}\left[1 + \left(\frac{\omega_0}{2Q\Delta\omega}\right)^2\right]\left(1 + \frac{\Delta\omega_{1/f^3}}{|\Delta\omega|}\right)\right\} \]

其中 \(F\) 是噪声系数，\(P_{sig}\) 是信号功率，\(\Delta\omega_{1/f^3}\) 是 \(1/f\) 噪声转角频率。这个模型将相位噪声频谱划分为三个区域：

近载波区（\(1/f^3\) 区）：由器件闪烁噪声上变频引起，斜率 \(-30dB/dec\)。
中频区（\(1/f^2\) 区）：由热噪声引起，斜率 \(-20dB/dec\)。
平坦区：噪声基底，由输出缓冲级和后续电路决定。

Leeson模型的价值在于它揭示了相位噪声与 \(Q\) 值、信号功率的直接关系。要提高相位噪声性能，要么提高谐振腔 \(Q\) 值，要么增加功耗。这就是振荡器设计中“功耗-相位噪声”权衡的根源。

12.4.3 相位噪声对系统的影响

在接收机中，本振信号的相位噪声通过“倒易混频”机制恶化接收灵敏度。设想一个强干扰信号位于偏离本振 \(1MHz\) 处，幅度为 \(-30dBm\)。如果本振相位噪声在 \(1MHz\) 偏移处为 \(-120dBc/Hz\)，则干扰信号被混频到中频的噪声功率为 \(-150dBm/Hz\)。如果接收机信道带宽为 \(10MHz\)，总噪声功率为 \(-80dBm\)，这远高于接收机底噪，会严重恶化信噪比。

在数字通信系统中，相位噪声还会导致星座图旋转。QAM调制阶数越高，对相位噪声越敏感。256-QAM要求积分相位噪声（从 \(1kHz\) 到符号率）小于 \(1^\circ\) rms。对于一个 \(20MHz\) 符号率的系统，这相当于要求相位噪声功率谱在 \(1kHz\sim 20MHz\) 范围内的积分小于 \(-35dBc\)。

12.5 锁相环基础

12.5.1 PLL的架构

锁相环是一个负反馈系统，其目标是把压控振荡器（VCO）的输出频率锁定到参考频率的整数倍或分数倍上。

flowchart LR
    A[参考时钟 f_ref] --> B[鉴频鉴相器 PFD]
    B --> C[电荷泵 CP]
    C --> D[环路滤波器 LF]
    D --> E[压控振荡器 VCO]
    E --> F[输出 f_out]
    E --> G[分频器 ÷N]
    G --> B

图2：电荷泵锁相环基本架构

环路的工作过程如下：PFD比较参考时钟与分频后VCO输出的相位差，产生宽度正比于相位差的上/下脉冲；电荷泵将这些脉冲转换为电流脉冲；环路滤波器将电流积分成控制电压；VCO的控制电压决定振荡频率。当环路锁定时，VCO频率恰好是参考频率的 \(N\) 倍，且相位差恒定。

12.5.2 线性化模型

锁相环的线性化模型是分析和设计的基础。VCO的输入输出关系为

\[ f_{out} = f_{free} + K_{VCO} \cdot V_{ctrl} \]

其中 \(K_{VCO}\) 是压控增益，单位是 rad/s/V。相位域中，VCO相当于一个理想积分器：

\[ \Phi_{out}(s) = \frac{K_{VCO}}{s} V_{ctrl}(s) \]

电荷泵加PFD的增益为

\[ K_{PD} = \frac{I_{CP}}{2\pi} \]

其中 \(I_{CP}\) 是电荷泵电流。环路滤波器的传递函数为 \(F(s)\)。开环传递函数为

\[ G_{open}(s) = \frac{I_{CP}}{2\pi} \cdot F(s) \cdot \frac{K_{VCO}}{s} \cdot \frac{1}{N} \]

一个典型的二阶环路滤波器传递函数为

\[ F(s) = \frac{1 + sR_1 C_1}{s(C_1 + C_2)(1 + sR_1 C_1 C_2/(C_1 + C_2))} \]

代入后，开环传递函数为

\[ G_{open}(s) = \frac{I_{CP} K_{VCO}}{2\pi N} \cdot \frac{1 + sR_1 C_1}{s^2(C_1 + C_2)(1 + sR_1 C_1 C_2/(C_1 + C_2))} \]

这是一个II型锁相环——开环传递函数在原点有两个极点，意味着稳态相位误差为零。

12.5.3 环路带宽与稳定性

锁相环的环路带宽 \(\omega_c\) 是开环增益穿越0dB的频率。在这个频率上，相位裕量决定了环路的稳定性。对于上述二阶环路，相位裕量可以表示为

\[ PM = \arctan(\omega_c R_1 C_1) - \arctan\left(\frac{\omega_c R_1 C_1 C_2}{C_1 + C_2}\right) \]

设计者通常把相位裕量设在 \(45^\circ\sim 60^\circ\) 之间。相位裕量太小，环路会出现振铃甚至不稳定；太大则锁定时间变长。

环路带宽的选择是PLL设计中最核心的权衡：

带宽越宽，锁定越快，对VCO相位噪声的抑制越强。
带宽越窄，对参考时钟噪声和电荷泵噪声的抑制越强，但锁定时间变长。

一个经验法则是：环路带宽取参考频率的 \(1/20\sim 1/10\)。对于 \(f_{ref} = 100MHz\) 的整数分频PLL，环路带宽取 \(5\sim 10MHz\) 比较合适。如果带宽超过参考频率的 \(1/5\)，环路可能不稳定，因为离散采样的效应开始显现。

12.5.4 锁定时间

锁定时间定义为从频率跳变到环路进入稳态（通常以频率误差小于某个阈值，如 \(10ppm\)）所需的时间。对于II型PLL，锁定时间近似为

\[ t_{lock} \approx \frac{4}{\zeta \omega_n} \]

其中 \(\zeta\) 为阻尼系数，\(\omega_n\) 为自然角频率。若 \(\zeta = 0.7\)，\(\omega_n = 2\pi \times 1MHz\)，则 \(t_{lock} \approx 0.9\mu s\)。

在蓝牙低功耗（BLE）等应用中，收发切换时间要求小于 \(150\mu s\)，这个锁定时间完全够用。但在跳频通信中，如果要求每个频点驻留时间仅 \(1\mu s\)，锁定时间就必须压缩到几百纳秒，这需要把环路带宽推到极限。

12.6 锁相环的噪声分析

12.6.1 噪声传递函数

锁相环中有多个噪声源：参考时钟噪声、PFD/电荷泵噪声、环路滤波器噪声、VCO噪声、分频器噪声。每种噪声到输出的传递函数不同。

参考时钟噪声的传递函数为

\[ H_{ref}(s) = \frac{G_{open}(s)}{1 + G_{open}(s)} \cdot N \]

这是一个低通特性，带宽约为环路带宽。也就是说，参考时钟的带内噪声会被环路滤除，但带外噪声会直接出现在输出。

VCO噪声的传递函数为

\[ H_{VCO}(s) = \frac{1}{1 + G_{open}(s)} \]

这是一个高通特性。VCO的近载波相位噪声（带内）被环路抑制，但远载波噪声（带外）不受影响。

这个特性意味着PLL设计者面临一个“噪声预算”问题：带内噪声由参考时钟、电荷泵和分频器决定，带外噪声由VCO决定。环路带宽是两者之间的分界线。

12.6.2 带内噪声优化

带内相位噪声可以近似表示为

\[ \mathcal{L}_{in-band} = \frac{1}{3}\cdot\frac{2\pi I_{CP}}{K_{VCO}}\cdot\frac{1}{N}\cdot\frac{1}{I_{CP}^2}\cdot S_{i,CP} \]

其中 \(S_{i,CP}\) 是电荷泵电流噪声功率谱密度。这个表达式说明，增大电荷泵电流可以降低带内噪声，但功耗随之增加。在0.18μm CMOS工艺中，一个 \(1mA\) 电荷泵的电流噪声约为 \(2pA/\sqrt{Hz}\)，对应的带内相位噪声在 \(2.4GHz\)、\(N=24\)、\(K_{VCO}=100MHz/V\) 时约为 \(-100dBc/Hz\)。

要进一步提升带内噪声性能，可以采用以下方法：

增大电荷泵电流（代价是功耗和电荷泵失配）
降低 \(K_{VCO}\)（代价是调谐范围变窄）
采用亚采样PLL架构，消除分频器噪声

12.6.3 参考杂散

参考杂散是PLL输出频谱中位于偏离载波 \(f_{ref}\) 整数倍处的杂散分量。其来源主要是电荷泵的电流失配和时钟馈通。

电荷泵失配导致的参考杂散幅度近似为

\[ P_{spur} \approx 20\log_{10}\left(\frac{I_{mismatch}}{I_{CP}}\cdot\frac{K_{VCO}}{2\pi f_{ref}}\cdot\frac{1}{f_{ref}}\right) \quad (dBc) \]

以一个具体例子说明：\(I_{CP} = 1mA\)，失配 \(1\%\)（即 \(10\mu A\)），\(K_{VCO} = 100MHz/V\)，\(f_{ref} = 50MHz\)。代入得 \(P_{spur} \approx -65dBc\)。对于GSM系统，参考杂散要求低于 \(-70dBc\)，这个指标刚好够用。如果失配增大到 \(3\%\)，杂散恶化到 \(-55dBc\)，就可能违反规范。

减小参考杂散的方法包括：增大环路滤波器阶数、优化电荷泵开关时序、使用差分电荷泵结构。

12.7 分数分频PLL与ΔΣ调制

12.7.1 为什么需要分数分频

整数分频PLL的输出频率是参考频率的整数倍。对于需要精细频率步进的系统（如蓝牙的 \(1MHz\) 信道间隔），整数分频PLL需要很低的参考频率，这限制了环路带宽，延长了锁定时间。

分数分频PLL允许分频比 \(N\) 不是整数，其平均分频比可以是 \(N + \alpha\)，其中 \(0 < \alpha < 1\)。这样可以用较高的参考频率实现精细的频率步进。

实现分数分频的经典方法是脉冲吞噬：分频器在大部分时间内除以 \(N\)，偶尔除以 \(N+1\)。如果每 \(M\) 个周期中有 \(K\) 个周期除以 \(N+1\)，则平均分频比为

\[ N_{avg} = N + \frac{K}{M} \]

12.7.2 ΔΣ调制器的角色

直接脉冲吞噬会产生严重的分数杂散。ΔΣ调制器的作用是把分频比在 \(N\) 和 \(N+1\) 之间快速切换，使得杂散能量被整形到高频，然后被环路滤波器滤除。

一阶ΔΣ调制器的噪声传递函数为

\[ NTF(z) = 1 - z^{-1} \]

其噪声整形效果有限，带内噪声较高。实际PLL中通常使用三阶或更高阶的ΔΣ调制器，其噪声传递函数为

\[ NTF(z) = (1 - z^{-1})^3 \]

三阶ΔΣ调制器在带内的量化噪声功率为

\[ S_{q,in-band} = \frac{\Delta^2}{12}\cdot\frac{\pi^2}{3}\cdot\left(\frac{f_{BW}}{f_{ref}}\right)^5 \]

其中 \(\Delta\) 是量化步长。以 \(f_{ref} = 100MHz\)，\(f_{BW} = 1MHz\) 为例，带内量化噪声比未整形时降低了约 \(50dB\)。

12.7.3 分数杂散的抑制

即使使用高阶ΔΣ调制，分数杂散仍然可能存在。主要来源是：

ΔΣ调制器的周期性问题（特别是输入为有理数时）
电荷泵与PFD之间的非线性
VCO的压控非线性将调制噪声转换为杂散

抑制分数杂散的技术包括：抖动注入（dithering）、电荷泵线性化、VCO线性化校准。在28nm工艺中，数字辅助校准已经成为抑制分数杂散的标准手段。

12.8 全数字锁相环

12.8.1 从模拟到数字的转变

传统电荷泵PLL中的环路滤波器使用片上电容和电阻，面积大且工艺偏差敏感。在先进工艺节点（28nm及以下），模拟器件的匹配和噪声性能不再随工艺缩放而改善，这促使设计者把环路滤波器数字化。

全数字锁相环（ADPLL）用数字滤波器替代模拟环路滤波器，用数控振荡器（DCO）替代VCO，用时间数字转换器（TDC）替代PFD/电荷泵。

flowchart LR
    A[参考时钟] --> B[TDC 时间数字转换器]
    B --> C[数字环路滤波器]
    C --> D[DCO 数控振荡器]
    D --> E[输出]
    D --> F[分频器]
    F --> B

图3：全数字锁相环架构

12.8.2 DCO的设计

DCO是ADPLL的核心，其频率由数字码字控制。在65nm CMOS工艺中，一个典型的LC-DCO使用开关电容阵列实现粗调，使用变容管实现细调。

DCO的频率分辨率由最小电容步长决定：

\[ \Delta f = f_{osc}\cdot\frac{\Delta C}{2C} \]

要获得 \(1kHz\) 的频率分辨率，在 \(2.4GHz\) 振荡频率下需要 \(\Delta C/C = 8.3\times 10^{-7}\)。对于 \(C = 2pF\) 的总电容，\(\Delta C\) 约为 \(1.7fF\)。在65nm工艺中，最小金属电容约 \(0.1fF/\mu m^2\)，实现 \(1.7fF\) 的电容步长需要约 \(17\mu m^2\) 的面积，这已经接近工艺极限。

DCO的量化噪声是ADPLL特有的噪声源。其功率谱密度为

\[ S_{DCO,quant} = \frac{\Delta f^2}{12 f_{ref}} \]

为了降低量化噪声，可以采用ΣΔ调制DCO的细调电容，实现亚皮法级的有效分辨率。

12.8.3 TDC的分辨率与线性度

TDC测量参考时钟与分频器输出之间的时间差。其分辨率决定了ADPLL的带内噪声。TDC的量化噪声为

\[ S_{TDC,quant} = \frac{\Delta t_{res}^2}{12 T_{ref}} \]

其中 \(\Delta t_{res}\) 是TDC分辨率。一个分辨率 \(10ps\) 的TDC，在 \(f_{ref} = 100MHz\) 下产生的带内相位噪声约为

\[ \mathcal{L}_{in-band} = 10\log_{10}\left(\frac{(2\pi \cdot 10ps \cdot 100MHz)^2}{12}\right) \approx -60dBc/Hz \]

这个值偏高。要获得 \(-100dBc/Hz\) 的带内噪声，TDC分辨率需要优于 \(0.3ps\)。这超出了普通反相器门的延迟（约 \(10\sim 20ps\)），需要采用游标卡尺TDC或流水线TDC等亚门延迟技术。

12.9 设计实例：2.4GHz整数分频PLL

下面以一个完整的2.4GHz整数分频PLL设计为例，展示设计流程和关键权衡。

12.9.1 规格定义

设计目标：

输出频率：2.4GHz
参考频率：50MHz
分频比：\(N = 48\)
相位噪声：\(< -110dBc/Hz@1MHz\)
锁定时间：\(< 50\mu s\)
功耗：\(< 10mW\)
工艺：0.18μm CMOS

12.9.2 环路参数计算

选择电荷泵电流 \(I_{CP} = 500\mu A\)，VCO增益 \(K_{VCO} = 150MHz/V\)。环路带宽取参考频率的 \(1/20\)，即 \(f_c = 2.5MHz\)。

二阶环路滤波器的参数计算如下。设相位裕量 \(PM = 55^\circ\)，则

\[ \omega_c R_1 C_1 = \tan(PM) = 1.43 \]

取 \(f_c = 2.5MHz\)，则

\[ R_1 C_1 = \frac{1.43}{2\pi \times 2.5MHz} = 91ns \]

环路增益在穿越频率处为1：

\[ \frac{I_{CP} K_{VCO}}{2\pi N}\cdot\frac{R_1}{1 + (\omega_c R_1 C_1)^2} \cdot \frac{1}{\omega_c} = 1 \]

代入数值解得 \(R_1 = 18.2k\Omega\)，\(C_1 = 5pF\)。取 \(C_2 = C_1/10 = 0.5pF\)。

12.9.3 相位噪声估算

带内相位噪声由电荷泵电流噪声决定。假设电荷泵热噪声电流谱密度为 \(S_{i,CP} = 4kT\gamma g_m\)，其中 \(g_m = 2I_{CP}/V_{ov} = 2\times 500\mu A/0.2V = 5mS\)，\(\gamma = 2/3\)。则

\[ S_{i,CP} = 4 \times 1.38\times 10^{-23} \times 300 \times 0.67 \times 5\times 10^{-3} = 5.5\times 10^{-23} A^2/Hz \]

带内相位噪声为

\[ \mathcal{L}_{in-band} = \frac{S_{i,CP}}{I_{CP}^2}\cdot\frac{1}{4}\cdot N^2 = \frac{5.5\times 10^{-23}}{(500\times 10^{-6})^2}\cdot\frac{1}{4}\cdot 48^2 \]

\[ = 1.27\times 10^{-10} = -99dBc/Hz \]

这个值距离 \(-110dBc/Hz@1MHz\) 的目标还有差距。需要把电荷泵电流增大到 \(1mA\)，或采用低噪声电荷泵结构。

VCO在 \(1MHz\) 偏移处的相位噪声假设为 \(-115dBc/Hz\)。由于环路带宽为 \(2.5MHz\)，VCO噪声在 \(1MHz\) 处被环路部分抑制。实际输出相位噪声约为

\[ \mathcal{L}_{out}(1MHz) \approx -115 + 10\log_{10}\left(\frac{1}{1 + (2.5/1)^2}\right) \approx -119dBc/Hz \]

满足 \(-110dBc/Hz\) 的要求。

12.9.4 仿真验证

设计者必须用Spectre或HSPICE进行瞬态仿真验证锁定过程，用PSS+Pnoise仿真验证相位噪声。瞬态仿真中需要关注：

锁定时间是否在预算内
控制电压是否有过冲
电荷泵上下电流是否匹配

相位噪声仿真需要设置合理的仿真参数。PSS仿真中，beat频率设为 \(2.4GHz\)，最大边带数设为 \(15\) 左右。Pnoise分析中，噪声频率扫描范围从 \(10kHz\) 到 \(100MHz\)，需要考虑器件噪声和电源噪声。

图2：5）相位裕量＞60°，单位增益带宽＞50MHz

12.9.5 版图注意事项

PLL的版图设计对性能影响极大。以下几点需要特别注意：

VCO电感远离数字模块，避免衬底噪声耦合
电荷泵的电流镜需要严格匹配，采用共质心布局
环路滤波器电容使用MIM电容，避免与衬底之间的寄生耦合
电源和地线需要足够的宽度，降低IR压降

在0.18μm工艺中，一个完整的PLL版图面积约为 \(0.5mm^2\)，其中VCO电感占 \(0.2mm^2\)，环路滤波器占 \(0.1mm^2\)。

12.10 高级主题

12.10.1 注入锁定与注入锁相

注入锁定是一种有趣的同步现象：当一个频率接近自由振荡频率的周期信号注入振荡器时，振荡器会被“拖拽”到注入信号频率上。注入锁定的带宽为

\[ \Delta f_{lock} = \frac{f_0}{2Q}\cdot\frac{I_{inj}}{I_{osc}} \]

其中 \(I_{inj}\) 是注入电流，\(I_{osc}\) 是振荡器电流。注入锁定振荡器（ILO）可以作为分频器使用，功耗远低于传统的数字分频器。在28nm工艺中，一个注入锁定分频器在 \(60GHz\) 下功耗仅 \(1mW\)，而传统CML分频器需要 \(5\sim 10mW\)。

注入锁定还可以用于改善振荡器的相位噪声。如果把一个低噪声参考信号注入振荡器，振荡器的近载波相位噪声可以被显著抑制。这个原理被用于注入锁定时钟倍频器，在低功耗下实现低抖动时钟生成。

12.10.2 亚采样PLL

传统电荷泵PLL中，分频器是带内噪声的主要来源之一。亚采样PLL通过直接采样VCO输出与参考时钟的相位差，绕过了分频器。

亚采样PLL的带内噪声可以比传统PLL低 \(10\sim 20dB\)。代价是锁定范围变窄，需要额外的频率锁定辅助电路。在5G毫米波收发机中，亚采样PLL已经成为主流选择。

12.10.3 毫米波振荡器

在28nm及以下工艺中，毫米波振荡器（30～100GHz）面临特殊挑战。晶体管的 \(f_{max}\) 限制了最高振荡频率，LC谐振腔的 \(Q\) 值随频率升高而下降。

在60GHz，一个 \(100pH\) 电感的 \(Q\) 值约为20，对应的 \(R_p = Q\omega L = 20 \times 2\pi \times 60GHz \times 100pH = 754\Omega\)。交叉耦合对需要提供小于 \(754\Omega\) 的负阻，\(g_m > 2.65mS\)，对应的偏置电流约 \(0.3mA\)。这个功耗并不大，但寄生电容会限制调谐范围。

毫米波振荡器的设计必须使用电磁仿真工具（如HFSS、EMX）精确建模电感、互连和焊盘寄生。设计者必须理解，在毫米波频段，版图寄生不再是“二阶效应”，而是决定成败的主要因素。

12.11 本章小结

振荡器和锁相环是模拟集成电路中最具挑战性的模块之一。它们涉及正反馈、噪声、非线性、稳定性等多个维度的权衡。

本章的核心要点：

Barkhausen准则给出了振荡的必要条件，但实际设计需要留出增益裕量。
LC振荡器适合高性能应用，环形振荡器适合宽调谐范围应用。
相位噪声是振荡器最重要的指标，Leeson模型揭示了 \(Q\) 值、功耗与相位噪声的基本关系。
锁相环的环路带宽决定了锁定时间、噪声抑制和稳定性之间的权衡。
分数分频PLL用ΔΣ调制实现精细频率步进，但引入了量化噪声和分数杂散。
全数字PLL在先进工艺中越来越普遍，其设计重心从模拟电路转向数字算法和校准。
毫米波频段的振荡器设计需要电磁仿真和版图意识的深度融合。

设计者必须记住，PLL的性能最终由版图质量决定。一个仿真中完美的PLL，如果版图布局不当，可能因为衬底耦合、电源噪声或寄生失配而性能严重退化。建议读者在完成本章学习后，动手设计一个简单的整数分频PLL，从规格定义到版图实现走完整个流程。这个过程会帮助你建立对环路稳定性、噪声预算和版图效应的直觉——这些直觉是书本无法替代的。