第18章混合信号电路设计

第18章混合信号电路设计

温度、压力、声音、图像——自然界中的物理量在本质上是连续的。数字电路处理的则是离散的逻辑信号。两者的转换与共存，构成了混合信号电路设计的全部命题。

小到一个带数字矫正技术的低失调运算放大器，大到通信系统中包含射频前端和基带处理的SoC，都是混合信号电路的典型代表。比较器可以看作最简单的混合信号电路——它对两个模拟电压信号进行比较并做出判决，数字输出只有"1"和"0"两个状态。ADC和DAC则是更完整的混合信号系统，它们共同搭建了现实物理世界和数字逻辑世界之间的桥梁。

本章讨论混合信号设计中的几个核心问题：模拟与数字模块之间的接口设计、噪声耦合的机理与抑制方法、衬底耦合的建模与防护，以及混合信号协同仿真的流程与实践。这些问题在28nm及更先进工艺节点下变得尤为突出——数字电路的规模越来越大、速度越来越快，对模拟电路的干扰也越来越严重。

18.1 混合信号系统的基本架构

18.1.1 从多芯片到SoC

早期的混合信号系统采用多芯片方案：模拟前端一颗芯片，数字信号处理器一颗芯片，接口电路再一颗芯片。每颗芯片用各自的工艺制造——模拟芯片用高电压、低噪声的BCD工艺，数字芯片用先进的CMOS逻辑工艺——然后在印刷电路板上通过走线连接。

这种方案的缺点很明显：功耗高、面积大、可靠性差，芯片间的信号传输容易受到外部干扰。更重要的是，随着通信系统带宽的不断提升，芯片间接口的数据速率成为系统瓶颈。

把模拟和数字电路放到同一颗芯片上，是解决这些问题的自然思路。以车用微控制器为例，它由许多模拟、数字和混合信号电路组成，作为汽车电子系统内部运算和处理的核心，遍布气囊、门控和音响等几十种次系统中。一颗典型的车用微控制器芯片内部包含DW8051处理器、Flash存储器、SRAM存储器、可变增益放大器、模数转换器、低压差线性稳压器、锁相环、数字控制器及多种类型的接口。模拟信号的大小由处理器控制的可变增益放大器进行调整，模数转换器作为模拟信号与数字信号的接口，片上锁相环为整个系统提供时钟参考，低压差线性稳压器和其他基准源电路为系统提供电源和参考电压。数字化的信号被送到处理器后进行信号处理，最终通过CAN、LIN等接口输出给其他子系统。

这颗芯片的制造工艺通常是180nm或130nm的BCD工艺——既有适合模拟电路的厚氧化层器件和高压器件，也有密度尚可的数字逻辑。但到了28nm以下，情况发生了变化：数字电路追求的是最小线宽和最高密度，而模拟电路需要的低噪声、高匹配性、宽电压摆幅，在先进工艺节点上反而更难实现。设计者必须在同一个工艺平台上同时满足这两种截然不同的需求。

18.1.2 模拟与数字的边界

混合信号芯片设计的起点是确定模拟与数字的边界。这个边界包含两个层面：物理层面涉及模拟模块和数字模块的版图位置，逻辑层面则要回答哪些功能用模拟电路实现、哪些功能用数字电路实现，以及信号在什么位置从连续域跨越到离散域。

以接收机前端的自动增益控制环路（AGC）为例。AGC通常作为模拟前端，在模数转换器之前提供一定动态范围的增益，使系统能应对外界的强弱变化，使输出信号始终稳定在一定的幅度范围之内。AGC的增益控制信号可以来自模拟检波器，也可以来自数字域——ADC输出经过数字信号处理后，通过DAC或直接控制VGA的增益码字。两种方案各有优劣：模拟检波器响应快、无量化延迟，但精度有限；数字控制精度高、可编程性强，但引入了ADC→DSP→DAC的延迟路径。

设计者必须根据系统指标做出选择。对助听器系统，设计的难点在于如何在声音频带范围内实现良好的输出信号精度和功耗优化；而对通信系统而言，最大的挑战在于如何在整个带宽范围内实现良好的线性度和平坦度。这些需求差异直接决定了模拟与数字边界的位置。

图1：CMOS模拟集成电路设计流程

18.2 模拟与数字接口电路

18.2.1 电平转换与驱动

模拟模块和数字模块在同一个芯片上共存，首先遇到的问题就是电平标准的不一致。模拟电路的工作电压范围由器件耐压和信号摆幅决定，而数字电路的工作电压由标准单元库决定。在180nm工艺中，模拟电路常用3.3V电源，数字核心用1.8V；到了28nm工艺，数字核心电压降到0.9V，而模拟电路往往还需要2.5V或1.8V的I/O器件。

电平转换电路（Level Shifter）因此成为混合信号芯片中不可或缺的模块。设计电平转换器时，速度、功耗和噪声是三个需要同时权衡的方面。数字信号经过电平转换后增加的延迟必须满足时序要求；电平转换器在高速翻转时会产生动态功耗；翻转过程中产生的电流尖峰可能通过电源耦合到敏感的模拟电路。

一个典型的电平转换器电路如图2所示。输入信号$V_$是低压数字信号，输出$V_$是高压域的信号。交叉耦合的PMOS管提供正反馈，加速翻转过程。

M4 (PMOS)     M3 (PMOS)
   |             |
   +-- VOUT -----+
   |             |
  IN ---- M1    INB ---- M2
   |             |
  GND           GND

电平转换器的翻转阈值需要关注。当输入信号缓慢变化时——比如来自模拟比较器的输出——电平转换器可能工作在亚稳态区域，产生振荡或不定态。解决方法是加入迟滞（hysteresis），使上升阈值和下降阈值分开。以180nm工艺为例，一个典型的迟滞电平转换器将上升阈值设在$V_ \times 0.6$，下降阈值设在$V_ \times 0.4$，两个阈值之间的窗口保证了输入信号在噪声干扰下不会引起输出抖动。

18.2.2 比较器：模拟到数字的桥梁

比较器对两个模拟电压信号进行比较，输出数字电平。设计指标包括分辨率、速度、失调电压和功耗，这些指标之间存在直接的权衡关系。

比较器的失调电压决定了它能分辨的最小输入差。在0.18μm工艺中，一个精心设计的锁存比较器失调电压可以做到5mV以内，但需要额外的校准电路。动态比较器（Dynamic Comparator）利用时钟控制的正反馈锁存，可以在几百皮秒内完成比较，功耗只发生在翻转瞬间。这种比较器广泛应用于SAR ADC和高速接口电路中。

噪声与速度的折中是比较器设计中的核心矛盾。输入对管的面积决定了热噪声和失配的大小——面积越大，噪声和失配越小，但寄生电容增大，速度下降。设计者必须根据系统的精度要求反推比较器的输入参考噪声和失调预算，再确定晶体管尺寸。

以12位SAR ADC中的比较器为例，假设ADC满摆幅为1V，LSB大小为244μV。比较器的失调和噪声预算通常取LSB的1/4，即约61μV。在0.18μm工艺中，输入对管的$V_$失配系数$A_$约为5mV·μm，根据失配公式$\sigma_ = A_/\sqrt{W \cdot L}$，要达到61μV的失配（取3σ），需要$W \cdot L \approx (3 \times 5\text/61\mu\text)^{2 \approx 60000\ \mu m}2$。这个面积相当可观，因此实际设计中往往通过校准电路来降低对器件面积的苛求。

18.2.3 数模转换接口

DAC将数字信号转换为模拟信号，是数字域到模拟域的桥梁。在混合信号芯片中，DAC的应用场景多种多样：从简单的偏置调整到高精度的音频信号重建。

电流引导型DAC（Current-Steering DAC）是高速应用的常见选择。它的工作原理是将数字码字转换为对应的电流权重之和，通过开关控制电流源的流向。设计的关键在于电流源的匹配精度——在0.18μm工艺中，一个12位电流引导DAC需要电流源管的失配控制在0.1%以内，这通常需要较大的晶体管面积和仔细的版图布局。以12位DAC的最高位电流源为例，其电流值通常为最低位电流的2048倍。如果最低位电流为1μA，最高位电流源需要提供2.048mA。在0.18μm工艺中，一个典型的PMOS电流源管工作在饱和区，其$V_$设为200mV，则跨导$g_m = 2I_D/V_ = 20.5$mS。为了达到0.1%的匹配精度，需要$W \cdot L \geq (A_/\sigma_)^2$，其中$\sigma_$需要小于$V_ \times 0.1% / 2 = 0.1$mV。这通常需要面积在数百平方微米以上。

电阻串DAC（Resistor-String DAC）则适合中低速度、高精度的应用。它的优点是单调性有保证，缺点是面积随分辨率指数增长。一个$N$位电阻串DAC需要$2^{N$个电阻，12位就需要4096个电阻，在芯片上占据相当大的面积。以0.18μm工艺中的多晶硅电阻为例，方块电阻约为300Ω/□，一个10kΩ的电阻需要约33个方块，面积约$33 \times 0.5\mu m \times 2\mu m = 33\mu m}2$。4096个这样的电阻总面积约135,000$\mu m^2$，相当于一个$370\mu m \times 370\mu m$的区域——这在芯片上是一块不小的面积。

选择哪种DAC架构，取决于系统的速度、精度和面积预算。电流引导DAC在12位以上精度时，电流源的匹配要求变得苛刻，往往需要校准或更大的面积；电阻串DAC在速度要求不高时是更稳妥的选择，但面积随分辨率指数增长。设计者需要根据具体应用来权衡。

18.3 噪声耦合与隔离技术

18.3.1 数字噪声的来源

数字电路在工作时会产生大量的开关噪声。当一个反相器翻转时，PMOS和NMOS在短时间内同时导通，形成从电源到地的直流通路，产生电流尖峰。同时，输出节点的电容充放电也需要电流。这些电流在电源网络和地网络上产生电压波动，即电源噪声和地弹（Ground Bounce）。

数字噪声的频谱特性与数字时钟频率直接相关。一个工作在1GHz的数字核心，其开关噪声的能量集中在1GHz及其谐波频率上。如果模拟电路的工作频带恰好覆盖这些频率，噪声耦合就会直接影响模拟性能。

数字噪声的幅度也不容小觑。在28nm工艺中，一个大型数字模块的瞬态电流可以达到安培量级，电源网络上的压降可能超过50mV。对于一个满摆幅为1V、要求信噪比60dB的模拟电路来说，50mV的电源噪声意味着大约34dB的信噪比损失——这显然不可接受。

18.3.2 电源网络的耦合路径

数字噪声进入模拟电路的路径主要有三条：电源网络、衬底和信号线间的电磁耦合。

电源网络是最直接的耦合路径。如果模拟电路和数字电路共用电源焊盘（Pad）和电源网络，数字电路的开关噪声会直接通过电源线的电阻和电感传导到模拟电路。解决方法是使用独立的电源域：模拟电源和数字电源分别从不同的焊盘接入，在芯片内部也保持分离，只在某个单点连接以避免地电位差过大。

电源网络的设计需要仔细考虑。模拟电源的走线应该比数字电源更宽、更短，以降低电阻和电感。在版图布局上，模拟电源域和数字电源域之间应该留有足够的间距，避免噪声通过电源网络的共用部分耦合。

以一个实际的例子来说明电源噪声的影响。假设模拟电路的工作电流为10mA，电源走线的电阻为0.5Ω，数字电路在翻转时产生的瞬态电流为100mA，通过共用电源走线产生的压降为50mV。如果模拟电路的电源抑制比（PSRR）为60dB，那么50mV的电源噪声在输出端表现为50μV的干扰。对于输入信号幅度为1mV、要求信噪比60dB（即噪声低于1μV）的高精度放大器来说，这个干扰仍然太大。因此，模拟电路和数字电路的电源走线必须完全分离。

18.3.3 衬底耦合

衬底耦合是混合信号芯片中特有的噪声耦合路径，也是最难完全消除的。数字电路的开关电流通过衬底注入到模拟电路的有源区，在模拟电路的输入端产生干扰。

衬底耦合的机理可以用一个简单的模型来理解。数字电路的衬底接触（Substrate Contact）将数字地连接到衬底，当数字地电位波动时，波动通过衬底的电阻传播到模拟电路区域。衬底在低频下表现为一个电阻网络，在高频下则表现为一个具有分布参数的传输线结构。

在重掺杂衬底（Low-Resistivity Substrate）上，衬底电阻率低，噪声传播距离远，但衰减也快；在轻掺杂衬底（High-Resistivity Substrate）上，噪声传播距离短，但局部影响更大。绝缘体上硅（SOI）工艺可以完全消除衬底耦合，但成本和工艺复杂度较高。

缓解衬底耦合的常用方法包括：

保护环（Guard Ring）：在模拟电路周围放置一圈连接到模拟地的衬底接触，形成一个低阻抗的噪声收集环。保护环可以有效地将衬底噪声引导到地，而不是进入模拟电路的有源区。以一个实际的例子来说明：在0.18μm工艺中，一个宽度为2μm、间距为1μm的保护环，可以将衬底噪声降低约20dB。
深N阱隔离：在模拟电路下方放置一个深N阱，将模拟电路与衬底隔离开。深N阱与衬底之间形成反向偏置的PN结，可以阻断衬底噪声的传播。深N阱的隔离效果取决于其深度和掺杂浓度，通常可以将衬底噪声降低30dB以上。
版图间距：增加模拟电路与数字电路之间的间距。衬底噪声的幅度随距离大致呈指数衰减，间距增加一倍，噪声可以降低6~10dB。

18.3.4 隔离策略的综合应用

在实际的混合信号芯片中，噪声隔离不是单一措施能解决的，而是多种策略的组合。设计者需要根据噪声的频率、幅度和模拟电路的敏感度，综合运用电源隔离、衬底隔离和版图隔离。

以一颗包含24位高精度ADC的混合信号芯片为例。ADC的输入信号幅度可能只有几毫伏，要求信噪比超过100dB。这意味着任何耦合到ADC输入端的噪声都必须控制在微伏量级。实现这样的隔离水平，需要：

独立的模拟电源域和数字电源域，两个域只在PCB上单点连接；
模拟电路周围设置完整的保护环，保护环连接到模拟地；
数字电路与模拟电路之间的间距至少200μm；
敏感模拟信号线远离数字信号线，必要时用地线屏蔽；
时钟信号使用差分走线，减少共模噪声辐射。

这些措施的综合效果，取决于版图设计者的经验和工艺特性。没有一套放之四海而皆准的规则，每个设计都需要根据具体情况进行调整。

18.4 衬底耦合的建模与仿真

18.4.1 衬底网络模型

要定量分析衬底耦合的影响，设计者需要建立衬底的电气模型。衬底可以建模为一个三维电阻网络，每个网格节点对应衬底上的一个位置，网格之间的电阻由衬底电阻率和几何尺寸决定。

在低频下，衬底的容性效应可以忽略，纯电阻网络模型就足够准确。但在高频下——比如数字时钟频率超过1GHz时——衬底与阱之间的结电容、衬底本身的介电弛豫效应都变得重要，需要使用包含电容的扩展模型。

衬底模型的提取通常使用专门的EDA工具。工具读入版图文件和工艺文件，自动生成衬底网络的SPICE网表。设计者将这个网表与电路网表一起仿真，就可以看到数字开关噪声通过衬底耦合到模拟电路的具体波形。

以0.18μm工艺为例，衬底电阻率约为10Ω·cm。一个$100\mu m \times 100\mu m$的衬底区域，厚度为300μm，其垂直方向的电阻约为$10\Omega\cdot cm \times 300\mu m / (100\mu m \times 100\mu m) = 300\Omega$。水平方向的电阻取决于接触点之间的距离和衬底厚度，通常用格林函数方法计算。

18.4.2 仿真方法

混合信号芯片的全芯片仿真面临一个根本性的矛盾：数字电路的规模太大，无法用晶体管级SPICE仿真；模拟电路的精度要求太高，不能用数字仿真器的行为模型替代。

解决这个矛盾的方法是将芯片划分为数字和模拟两个部分，分别用不同的仿真器处理，然后在接口处交换信息。这就是混合信号协同仿真（Mixed-Signal Co-Simulation）的基本思路。

常用的协同仿真架构有三种：

第一种是SPICE+Verilog的联合仿真。 模拟部分用SPICE仿真器（如Cadence Spectre、Synopsys HSPICE）处理，数字部分用Verilog仿真器（如Cadence Xcelium、Synopsys VCS）处理。两个仿真器通过一个接口模块（PLI或DPI）交换信号。这种方法的优点是模拟部分精度高，缺点是仿真速度慢——数字部分的规模受到接口带宽的限制。

第二种是使用Verilog-AMS或Verilog-A描述模拟电路的行为模型。 将模拟电路用行为级模型替代，与数字电路一起在数字仿真器中仿真。这种方法的优点是速度快，可以仿真包含数百万门数字逻辑和数十个模拟模块的完整系统；缺点是行为模型的精度有限，无法捕捉晶体管级的非线性效应和噪声特性。

第三种是分段仿真。 将仿真过程分为多个阶段，每个阶段使用不同的仿真工具。比如，先用SPICE仿真模拟模块的频率响应，提取行为模型参数；然后用行为模型进行系统级仿真，验证算法和架构；最后用晶体管级仿真验证关键路径。

行为模型再好，也无法完全替代晶体管级仿真。建议读者在项目初期用行为模型做架构探索，在项目后期用晶体管级仿真做关键模块的验证，两者缺一不可。

18.4.3 模型书写的原则

用Verilog-A/AMS书写模拟电路的行为模型时，有几个原则值得注意。

原则一：简单的模型最好。 行为模型的目的是捕捉电路的主要特性，而不是复现每一个晶体管的工作细节。一个包含50行代码的模型，如果能够准确描述电路的增益、带宽和噪声特性，就比一个包含500行代码但参数难以提取的模型更有价值。

原则二：让模型像模拟电路。 行为模型应该保持模拟电路的基本特征——连续时间、连续幅度、受电源电压和温度的影响。如果模型过于理想化，比如完全不考虑输出摆幅限制和压摆率，那么系统级仿真的结果会过于乐观，掩盖实际电路可能存在的问题。

原则三：分离指标。 将不同的性能指标分开建模。增益、带宽、噪声、失调、非线性，每个指标对应模型中的独立参数。这样，当实测数据出来后，可以单独调整某个参数，而不影响其他参数。

18.4.4 收敛与稳定性

混合信号仿真中常见的问题是收敛失败。SPICE仿真器使用牛顿-拉夫逊迭代求解非线性方程组，当电路包含理想开关、比较器或数字反馈路径时，迭代可能不收敛。

解决收敛问题的常用方法包括：

设定电压而非电流：在模型的输入输出端口使用电压变量，避免电流变量的数值问题。
加入寄生参数：在行为模型的端口加入适当的寄生电阻和电容，模拟真实电路的负载效应。
限制内部变量的变化速率：使用$V = V_ + (V_ - V_) \cdot \text$形式的平滑过渡，避免状态突变。
检查反馈回路的稳定性：行为模型中的反馈回路可能比真实电路更容易振荡，需要检查环路增益和相位裕度。

18.5 混合信号协同仿真流程

18.5.1 顶层划分

混合信号芯片的设计流程从系统规格定义开始。设计团队需要确定芯片的架构，将功能划分为模拟模块和数字模块，定义模块间的接口信号和时序要求。

顶层划分的关键是确定信号在模拟域和数字域之间的转换位置。以一颗传感器信号处理芯片为例，传感器输出的是微弱的模拟信号，经过放大、滤波、采样、量化后变成数字信号，然后进行数字信号处理。模拟与数字的边界通常放在ADC的输入端——ADC之前是模拟域，ADC之后是数字域。

但这个边界不是固定的。如果系统需要更高的动态范围，可以在ADC之前增加模拟增益控制；如果系统需要更灵活的滤波特性，可以将部分滤波功能从模拟域移到数字域。设计者必须在模拟电路的精度、功耗和数字电路的处理能力之间做出权衡。

18.5.2 子模块划分

顶层划分完成后，需要将模拟模块和数字模块进一步细分为子模块。每个子模块有明确的输入输出接口和性能指标。

模拟子模块的划分通常按照功能进行：放大器、滤波器、比较器、DAC、基准源等。每个子模块的设计指标包括增益、带宽、噪声、功耗、面积等。这些指标之间存在复杂的权衡关系，设计者需要在项目初期就明确优先级。

数字子模块的划分则遵循数字设计的方法论：控制逻辑、数据处理、接口协议等。数字模块的性能指标包括工作频率、逻辑门数、功耗等。

18.5.3 整体建模与验证

子模块划分完成后，设计者需要为每个子模块建立行为模型。行为模型可以用Verilog-A/AMS编写，也可以用更高级的语言（如SystemVerilog Real Number Modeling）描述。

行为模型的验证是整个设计流程中的关键环节。验证的目的是确认行为模型与晶体管级电路的一致性——如果行为模型与晶体管级电路的仿真结果不一致，那么系统级仿真的结论就不可靠。

验证的方式通常是对同一个测试激励，分别用行为模型和晶体管级电路进行仿真，然后比较两者的输出波形。比较的指标包括信号的幅度、相位、频谱和时序。对于精度要求高的模块（如ADC），还需要比较量化误差和噪声特性。

18.5.4 仿真工具链

混合信号仿真工具链的选择取决于设计团队的习惯和项目的具体需求。Cadence的Virtuoso ADE环境支持SPICE、Verilog-AMS和数字仿真器的联合仿真，是业界最常用的混合信号设计平台。Synopsys的CustomSim和PrimeSim也提供类似的混合信号仿真能力。

在仿真工具链的搭建中，设计者需要关注几个问题：

数据格式的兼容性。不同仿真器使用的模型格式可能不同——SPICE网表、Verilog网表、Verilog-AMS模型、SDL（Schematic Driven Layout）网表——需要确保所有模型都能在同一个仿真环境中运行。

仿真速度与精度的平衡。全芯片晶体管级仿真的速度极慢——一个包含10万晶体管的混合信号芯片，晶体管级仿真可能需要数天时间。设计者需要根据仿真目的选择合适的抽象级别：架构验证用行为模型，模块验证用晶体管级电路，关键路径用混合精度仿真。

调试手段的完备性。混合信号仿真的调试比纯模拟或纯数字仿真更困难，因为问题可能出现在模拟域、数字域或接口处。设计者需要能够同时查看模拟波形和数字波形，能够追踪信号从模拟域到数字域的转换过程。

18.6 设计实例：自动增益控制环路

18.6.1 系统架构

自动增益控制环路（AGC）是混合信号电路设计的典型实例。AGC广泛应用于助听器、磁盘驱动电路及无线通信电路中，通常作为模拟前端，在模数转换器之前提供一定动态范围的增益。

一个典型的AGC环路包含可变增益放大器（VGA）、检波器、环路滤波器和控制电路。VGA的增益由控制电压或数字码字决定，检波器检测输出信号的幅度，环路滤波器平滑控制信号，控制电路根据检波结果调整VGA的增益。

以助听器应用为例，输入声音信号的动态范围约为60dB（从20dB SPL到80dB SPL），而ADC的输入范围通常只有约1Vpp。AGC需要将60dB的动态范围压缩到ADC的输入范围内，同时保持输出信号的失真在可接受范围内。这意味着VGA的增益需要从0dB到60dB可调，增益控制精度需要达到1dB以内。

18.6.2 VGA的设计

VGA是AGC环路的核心模块。VGA的实现方式多种多样：基于Gilbert单元的VGA、基于输入管可变跨导的VGA、基于可变负载的VGA等。每种结构都有其优缺点。

基于Gilbert单元的VGA带宽大、线性度可以通过预校正电路提高，但电路结构复杂，增益受工艺与温度的影响比较大。基于输入管可变跨导的VGA通过改变尾电流管的电流来改变输入管的跨导，结构简单，但增益可变范围有限。基于可变负载的VGA通过改变负载电阻来改变增益，实现简单，但负载变化会影响输出共模点。

以基于Gilbert单元的VGA为例，其增益表达式为$A_V = g_m \cdot R_L$，其中$g_m$为输入管的跨导，$R_L$为负载电阻。通过改变尾电流$I_$，可以改变$g_m$，从而实现增益控制。在0.18μm工艺中，一个典型的Gilbert单元VGA可以实现0~40dB的增益范围，带宽超过100MHz，功耗约2mW。

选择哪种VGA结构，取决于系统的增益范围、带宽、线性度和功耗要求。对于助听器应用，带宽要求不高（约10kHz），但增益范围大（60dB），功耗要求严格（<1mW），因此通常采用多级级联的VGA结构，每级提供约20dB的增益范围。

18.6.3 环路稳定性的仿真

AGC是一个闭环系统，环路稳定性是设计的关键。环路增益过高会导致振荡，环路增益过低则响应速度太慢。设计者需要仿真环路的相位裕度，确保在各种输入幅度和温度条件下环路都稳定。

AGC的环路稳定性仿真与普通反馈放大器的稳定性仿真有所不同。AGC的环路增益随输入信号幅度变化——输入信号大时增益低，输入信号小时增益高。因此，设计者需要在不同输入幅度下分别仿真环路的稳定性，找到最恶劣的工作条件。

以一个具体的AGC环路为例，假设环路滤波器的带宽为10kHz，VGA的增益控制范围为0~60dB，检波器的检波系数为0.5。在输入信号幅度为1mV时，VGA的增益需要设为60dB，此时环路的开环增益为$A_ = 0.5 \times 1000 = 500$（54dB），相位裕度需要在45°以上才能保证稳定。如果相位裕度不足，可以通过降低环路滤波器带宽或增加零点来补偿。

18.6.4 混合信号协同仿真

AGC环路中的VGA是模拟电路，检波器和环路滤波器可能是模拟电路，但增益控制字可能来自数字域。整个环路的验证需要混合信号协同仿真。

仿真中，设计者用晶体管级电路描述VGA，用行为模型描述数字控制逻辑，用Verilog-A描述环路滤波器和检波器。仿真器在模拟域和数字域之间自动转换信号，设计者可以观察环路从启动到稳定的完整过程。

以一个具体的仿真为例，输入信号为1kHz正弦波，幅度从1mV阶跃到100mV。VGA的增益从60dB逐步降低到20dB，输出幅度稳定在约100mV。整个响应过程约需5ms，在晶体管级仿真中需要仿真5ms的瞬态，耗时约2小时。如果使用行为模型，同样的仿真只需几分钟。

18.7 版图设计中的混合信号考虑

18.7.1 布局规划

混合信号芯片的版图布局需要从全局出发，合理安排模拟模块和数字模块的位置。布局规划的原则是：敏感模拟模块远离数字模块，高噪声数字模块远离低噪声模拟模块，模拟和数字电源域分离。

一个常见的布局方案是"左右分区"：芯片左边放模拟电路，右边放数字电路，中间用保护环和电源隔离带隔开。模拟电路内部再按照信号流向排列——输入级靠近焊盘，输出级靠近输出焊盘，避免信号线交叉。

以一颗包含24位ADC和数字滤波器的芯片为例，ADC的模拟输入部分放在芯片左侧，靠近输入焊盘；数字滤波器放在芯片右侧，靠近输出焊盘。中间用一条200μm宽的隔离带隔开，隔离带内放置保护环和电源隔离结构。这样的布局可以将数字噪声对ADC的影响降低到可接受的水平。

18.7.2 电源与地的处理

混合信号芯片的电源网络设计需要格外小心。模拟电源和数字电源应该使用独立的焊盘和独立的电源网络，只在芯片外的PCB上单点连接。如果芯片封装允许，模拟地和数字地也应该使用独立的焊盘。

在芯片内部，模拟电源网络和数字电源网络之间不应该有任何连接。如果需要共用一个电源域，必须在连接点处加入RC滤波或LC滤波，阻止数字噪声进入模拟电源。

以0.18μm工艺为例，模拟电源走线宽度通常为20μm，数字电源走线宽度为10μm。模拟电源走线的电阻约为$0.05\Omega/\square \times 20 = 1\Omega$，在10mA电流下压降为10mV。如果数字电源走线共用，100mA的瞬态电流会产生100mV的压降——这对模拟电路来说是不可接受的。

18.7.3 信号线的屏蔽

敏感模拟信号线在版图中需要特别保护。信号线应该尽量短，远离数字信号线，必要时用地线屏蔽。屏蔽线的两端需要连接到模拟地，形成完整的屏蔽结构。

时钟信号线是版图中的重点防护对象。时钟信号频率高、摆幅大，容易通过电磁耦合干扰邻近的模拟信号线。设计者可以使用差分时钟走线，或者在时钟信号线两侧放置地线屏蔽。

以一个实际的例子来说明：在0.18μm工艺中，一条长度为500μm的时钟信号线，与一条平行的模拟信号线间距为2μm，时钟信号的摆幅为1.8V，频率为100MHz。通过耦合电容$C_c = 0.1\text/\mu m \times 500\mu m = 50\text$，在模拟信号线上产生的耦合电流约为$I = C_c \cdot dV/dt = 50\text \times 1.8V / 1ns = 90\mu A$。如果模拟信号线的源阻抗为1kΩ，产生的干扰电压为90mV——这足以淹没微弱的模拟信号。用地线屏蔽后，耦合电容可以降低到原来的1/10以下。

18.8 先进工艺节点下的混合信号设计

18.8.1 工艺缩小的挑战

随着工艺节点从180nm缩小到28nm、16nm甚至更小，混合信号设计面临一系列新的挑战。

首先是器件匹配性的退化。在先进工艺节点下，器件的随机波动（Random Dopant Fluctuation，RDF）和线边缘粗糙度（Line Edge Roughness，LER）导致晶体管的阈值电压和电流失配增大。对于需要高精度匹配的电路（如电流源阵列、差分对），设计者需要更大的器件面积来满足匹配要求，这与工艺缩小的初衷相矛盾。

以28nm工艺为例，$A_$约为2mV·μm，比0.18μm工艺的5mV·μm有所改善，但由于器件尺寸缩小，单位面积的失配反而增大。一个12位电流引导DAC需要电流源失配控制在0.1%以内，在28nm工艺中需要的器件面积比0.18μm工艺更大。

其次是电压裕度的减小。28nm工艺的核心电压只有0.9V，模拟电路的信号摆幅被严重压缩。一个简单的共源放大器，在0.9V电源下，输出摆幅可能只有0.4V——这对信噪比和线性度提出了更高的要求。

第三是漏电流的增大。先进工艺节点下，晶体管的亚阈值漏电流和栅极漏电流显著增加。对于需要长时间保持模拟信号的电容器，漏电流会导致电压漂移，影响精度。

18.8.2 设计方法的调整

面对这些挑战，设计者需要调整设计方法。在先进工艺节点下，数字辅助校准（Digital-Assisted Calibration）成为混合信号设计的常用技术。通过数字电路检测和校正模拟电路的失调、增益误差和非线性，可以在不增加模拟电路面积和功耗的情况下提高精度。

例如，SAR ADC的电容失配可以通过数字校准来校正。设计者在ADC的电容阵列中加入校准电容，通过后台校准算法测量每个电容的实际权重，然后在数字域中修正量化结果。这种方法可以将12位SAR ADC的精度提高到14位甚至更高。

以12位SAR ADC为例，其电容阵列的最高位电容$C_$与最低位电容$C_$的比值应为2048:1。由于工艺偏差，实际比值可能偏离理想值0.1%以上。通过数字校准，测量每个电容的实际权重，然后在数字域中修正量化结果，可以将有效位数从12位提高到14位。校准过程通常在芯片启动时进行，耗时约1ms。

另一种方法是使用更鲁棒的电路拓扑。全差分电路比单端电路对共模噪声和电源噪声有更好的抑制能力；开关电容电路比连续时间电路对时钟抖动和噪声的敏感度更低。设计者需要在项目初期就考虑这些因素，而不是在版图完成后才进行补救。

18.8.3 可靠性与老化

先进工艺节点下的混合信号芯片还需要考虑可靠性和老化问题。负偏压温度不稳定性（NBTI）会导致PMOS晶体管的阈值电压随工作时间漂移，影响模拟电路的精度。热载流子注入（HCI）会导致NMOS晶体管的性能退化。电迁移（Electromigration）会导致金属互连线在长期大电流下断裂。

设计者需要在设计阶段就考虑这些效应。比如，在关键路径上使用更大的器件尺寸，降低电流密度；在电源网络上使用更宽的金属线，减少电迁移风险；在电路设计中加入冗余和校准机制，补偿老化引起的性能漂移。

以NBTI为例，在28nm工艺中，PMOS晶体管的阈值电压在10年工作后可能漂移30mV。对于一个增益为40dB的放大器，30mV的失调漂移意味着输出失调漂移3V——这远远超过了信号摆幅。因此，设计者需要在电路设计中加入校准机制，定期测量和校正失调。

18.9 小结

混合信号设计需要同时处理模拟和数字电路，掌握噪声耦合的机理和抑制方法，熟悉混合信号仿真的流程和工具，并具备在版图层面实现噪声隔离的经验。

本章讨论的核心问题可以归结为以下几点：

第一，模拟与数字的边界是混合信号设计的起点。设计者需要根据系统指标确定信号在何处从连续域跨越到离散域，并选择合适的接口电路实现这种跨越。以AGC为例，增益控制信号来自模拟检波器还是数字域，直接决定了系统的延迟和精度。

第二，噪声耦合是混合信号芯片面临的主要挑战。数字开关噪声通过电源网络、衬底和信号线耦合到模拟电路，设计者需要综合运用电源隔离、衬底隔离和版图隔离等多种策略来控制噪声。以24位ADC为例，任何耦合到输入端的噪声都必须控制在微伏量级，这需要多种隔离措施的组合。

第三，混合信号协同仿真是验证混合信号芯片功能的必要手段。设计者需要为模拟电路建立行为模型，选择合适的仿真工具链，并理解仿真的局限性。行为模型再好，也无法完全替代晶体管级仿真——项目初期用行为模型做架构探索，项目后期用晶体管级仿真做关键模块验证。

第四，先进工艺节点下的混合信号设计需要新的方法。数字辅助校准、全差分电路、鲁棒性设计等技术可以帮助设计者在工艺缩小的趋势下保持模拟性能。以SAR ADC为例，数字校准可以将12位的精度提高到14位，代价是约1ms的启动校准时间。

混合信号设计没有标准化的解决方案。每个设计都需要针对具体工艺、具体指标和具体应用进行精细的调优。设计者必须在性能、功耗、面积和成本之间不断权衡，在理想与真实之间找到平衡点。建议读者从本章的AGC实例入手，在仿真工具中搭建一个完整的混合信号仿真环境，用行为模型做架构探索，用晶体管级电路做关键模块验证，逐步积累混合信号设计的实战经验。